JPH0296999A - 故障許容差動メモリ素子及び感知方法 - Google Patents

故障許容差動メモリ素子及び感知方法

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JPH0296999A JP1168269A JP16826989A JPH0296999A JP H0296999 A JPH0296999 A JP H0296999A JP 1168269 A JP1168269 A JP 1168269A JP 16826989 A JP16826989 A JP 16826989A JP H0296999 A JPH0296999 A JP H0296999A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はユーザプログラマブルメモリに関し、特に電気
的に消去可能なプログラマブルリードオンリメモリ（Ｅ
ＥＦＲＯＭＳ）に関する。また特に本発明は信頼性の高
い素子とその素子の差動感知方法との結合に関するもの
である。
［従来の技術］ メモリ素子の差動感知方法は公知のものである。
該方法はスタティックランダムアクセスメモリ、ダイナ
ミックランダムアクセスメモリ、及びその他のメモリ製
品に利用されている。
［発明の構成・手段］ 本発明によれば、各素子がフローティングゲートＥＥＦ
ＲＯＭトランジスタとセレクトトランジスタとを有する
２個のメモリ素子が、記憶される１ビツトの情報ごとに
使用されている。第１のメモリ素子はそれのセレクト素
子を介してそれのビットラインに接続されている。第２
のメモリ素子はそれのセレクト装置を介して相補的ビッ
トラインに接続されている。上記ビットライン及び相補
的ビットラインはそれぞれＹセレクト装置を介してデー
タバス及び相ｈｌｉ的データバスに接続されている。差
動感知増幅器は上記データバス及び相補的データバスに
接続されている。
本発明で使用されているＥＥＰｒｔＯＰｖＬトランジス
タはそ１らの故障モード伝導レベルを制御する特別なデ
プレ１ジョン素子注入物質を使用することにより構成さ
れている。この特別なデプレッション注入物質（ｄｅｐ
ｌｅｔｉｏｎ　ｉｍｐｌａｎｔ）は、故障したメモリ素
子が、導伝状態、即ち論理ゼロのデータを記憶している
状態のときに正常な素子が導伝する電流の約半分の電流
を導伝するように構成されている。
［実施例］ 先ず、第１図について説明すれば、第１のＥＥＰ　ＲＯ
Ｍ　）ランジスタ！２はそのソースが負の電圧源Ｖｓｓ
に接続されており、また、そのドレインがセレクトトラ
ンジスタ１４のソースに接続されている。セレクトトラ
ンジスタ１４は、そのドレインかビットライン１６に接
続されている。第２のＥ　Ｅ　Ｐ　［１０Ｍメモリトラ
ンンスタ！８は、それのソースが電圧源Ｖｓｓに接続さ
れており、それのドレインが第２セレクｌ−１−ランジ
スタ２０のソースに接続されている。第２セレクトトラ
ンジスタ２０のドレインは相補的ビットライン２２に接
続されている。第１ＥＥＦＲＯＭトランジスタ！２及び
第２ＥＥｌ）ＲＯＭトランジスタ１８のゲートは共に感
知ライン２４に接続されている。第１セレクトトランジ
スタ１４及び第２セレクトトランジスタ２０のゲートは
共にワードライン２６に接続されている。ビットライン
１６及び２２は、それぞれ負荷装置２８及び３０を介し
て正の電圧源Ｖｄｄに接続されている。Ｎチャンネルの
負荷装置２′８のドレインは電圧源Ｖｄｄに接続されて
おり、それのソースはビットライン１６に接続されてい
る。Ｎチャンネルの負荷装置３０のドレインは電圧源Ｖ
ｄｄに接続されており、それのソースはビットライン２
２に接続されている。両Ｎヂャンネルの負荷装置２８及
び３０のゲートは共に基準電圧源Ｖ　ｒｅｆに接続され
ており、この構成は従来より公知のものである。
また、第１ＥＥＦＲＯＭトランジスタ１２と第１セレク
トトランジスタ１４は共に第１メモリ素子３２を構成し
ている。第２ＥＥＦＲＯＭトランジスタＩ８と第２セレ
クトトランジスタ２０は共に第２メモリ素子３４を構成
している。第１メモリ素子３２及び第２メモリ素子３４
は共に単一ビットのデータを記憶するために使用されて
いる。第１メモリ素子３２は上記データを記憶し、また
第２メモリ素子３４はその相補データを記憶する。
例えば、論理ゼロのデータが記憶される場合は、第１メ
モリ素子３２が論理ゼロのデータを記憶し、第２メモリ
素子３４は論理ｌのデータを記憶する。
上記記憶されたデータは第１及び第２のメモリ索子３２
及び３４から読み出され差動感知増幅器３６によって感
知される。差動感知増幅器３６への入力はデータバス３
８及び相補的データバス４０を介して行なわれる。ビッ
トライン１６はＹセレクト装置４２によりデータバス３
８に接続されており、また相補的ビットライン２２は相
補的Ｙセレクト装置４４により相補的データバス４０に
接続されている。Ｙセレクトトランジスタ４２及び相補
的Ｙセレクトトランジスタ４４は、それらのゲートが共
に、参照番号４６で示すＹセレクトラインＹｎに接続さ
れている。
本発明による製品においては当業者にとっては明らかな
ことであるが、３２及び３４などで示される多くのメモ
リ素子はビットライン１６及び相補的ビットライン２２
に接続されており、また各メモリ素子は参照数字２６な
どで示されるような固有のワードラインを有している。
当業者にとって、また、ビットライン１６と相補的ビッ
トライン２２などの他のビットラインの組がＹセレクト
装置４２と相補的Ｙセレクト装置４４と同様のＹセレク
ト装置の組を介してデータバス３８及び相補的データバ
ス４０に接続されるということは明らかなことであろう
。例えば第１図に示すように、ビットライン４８及び相
補的ビットライン５０はそれぞれＹセレクト装置５２及
び相補的Ｙセレクト装置５４を介してデータバス３８及
び相補的データバス４０に接続されている。Ｙセレクト
装置５２及び相補的Ｙセレクト装置５４のゲートが一般
的には数字５６で示されているＹセレクトラインＹ（ｎ
−１）に接続されている。　第１メモリ索子３２及び第
２メモリ素子３４に記憶されたデータを読み出したいと
きは、ワードライン２６はハイレベルとされ、また参照
番号４６のＹセレクトラインＹｎもハイレベルとされる
。メモリ素子の徂３２及び３４により記憶されたデータ
ビットが論理ゼロのデータである場合は、メモリ素子３
２は電流を導伝し、該電流は、そのドレインが正の電圧
源に接続され、それのソースがビットライン１６に接続
され、それのゲートが基準電圧Ｖ　ｒｅｒに接続された
負荷装置２８が配置されているためにビットライン１６
上に電圧を確立する。定格５ボルトの電源電圧を供給す
ることにより約２．５ボルトの値の基準電圧Ｖ　ｒｅｆ
が供給されるのに十分であることが判明した。
ビットライン１６上の電圧はこのようにして低下されデ
ータバス３８を介して、Ｙセレクト装置４２、ビットラ
イン１６及びセレクトトランノスタ１４を介して感知増
幅器３６により感知されろ。
ごの場合メモリ素子３４は相補的データバス４０からの
電流を遮断している。従ってビットライン２２における
電圧は低下せず相補的Ｙセレクト装置４４、ビットライ
ン２２及びセレクト装置２０を介して感知増幅器３６に
より感知される。ビットライン２２の電圧は負荷装置４
２と同じ方法で接続された負荷装置４４により確立され
る。
差動感知増幅器３６はそれの両入力端子における電圧、
即ちデータバス３８における電圧と相補的データバス４
０における電圧との電位差を感知する。差動感知増幅器
３６は、定格５ボルトの電源電圧を供給した場合に少な
くとらほぼ３ボルト程；変の暴べ（電圧が得られるコモ
ンモードを有するしのならばどんな差動感知増幅器でも
使用可能である。
本発明の他の態様は、第１メモリ素子３２又は第２メモ
リ素子３４の一方が故障した場合でも、データを正しく
読み出すことを可能にしていることである。即ち上記メ
モリ素子３２及び３４の組からのデータを感知すること
は、どちらか一方のメモリ素子が故障した場合でもメモ
リＥＥＩ’ＲＯＭトランジスタ１２および１８のそれぞ
れの特性により、可能となっている。
本発明における各ＥＥＰＲＯＭメモリ素子は、該メモリ
素子が故障した場合に、論理ゼロのデータを記憶してい
る標準の故障していない素子によって通電される電流量
のほぼ２分の１の電流ｎを確実に通電するような特別な
デプレッンヨン注入物質を使用することにより構成され
ている。砒素がこの目的を満足させるために好適である
ことか判明した。６５０人の厚さのゲート酸化物を有し
１６８平方ミクロンの大きさのメモリ素子用としては、
はぼ８ｘｌＯ”原子数／ｃｍ３の注入物質の使用量のも
のが適量であることが判明した。厚さ４５０Ａのゲート
酸化物を有し、１０８平方ミクロンの大きさのメモリ素
子の場合は、注入物質の使用量はほぼ１．２５ｘｌＯ”
原子数／ｃｍ３のものが好適であることが判明している
。その適用量は素子の大きさ、ゲート酸化物の厚さ及び
十分な数９の素子配列のプログラミングに基づいている
ことは当業者にとっては明らかなことであり、またとん
な特別な素子構成に対してもこの注入物質の使用ｍを容
易に最適にすることが可能である。第２図は、論理ｌ及
び論理ゼロが記憶されている場合の相補的メモリ素子３
２及び３４の出力を示す表であり、正常状態、素子３２
が故障の場合、及び索子３４が故障の場合のメモリ素子
３２及び３４によって誘引される電流量を示している。
第２図によれば、論理ｌのデータが上記メモリ素子の組
３２支び３４に記憶されているときは、乙し画素子とら
正常に機能しているならばメモリ素子３２は電流を遮断
しメモリ素子３４は電流ｌを導伝させる。ところからし
メモリ素子３２が故障した場合は、該素子３２はｉ／２
の電流を導伝さＵ、正常機能しているメモリ素子３４は
電流１を導伝させる。ところがもしメモリ３４が故障し
ており、メモリ素子３２が正常に動作している場合は、
メモリ索子３２は電流を遮断しメモリ素子３４はｉ／２
の電流量だけ導伝させる。
同様に、論理ゼロのデータか記憶される場合は、らし両
メモリ素子か正常に動作している場合は、メモリ素子３
２は電流ｌを導伝させ、メモリ素子３４は電流を遮断し
ている。ところがもしメモリ素子３２が故障したときは
、該素子３２はｉ／２の電流を導伝させ、正常機能して
いるメモリ素子３４は？Ｔｉ流を遮断する。また一方、
らしメモリ素子３４が故障しているときは、正常動作し
ているメモリ素子３２は電流１を導電し、メモリ素子３
２はｉ／２の電流を導伝する。
メモリ素子３２及び３４によって導出された電流は上記
の状態においては、それぞれ負荷装置２８及び３０が配
置されているためにビット線１６及び２２に異なった電
圧を誘起させる。メモリ素子３２又は３４に電流か流れ
なければ、それに関連するビットラインはほぼ２．５ボ
ルトの電圧に保持される。基′ＱＩＸ圧Ｖ　ｒｅｒは、
メモリ素子に流れる電流かない場合にほぼ２．５ボルト
の電圧がヒントライン上に誘起されるようにＪ１〜ｊ整
されている。上記素子により導伝されたどのような電流
らピットラインとの電圧を降下させる。故障した素子は
正常な素子が導伝４〜る電流量の半分の電流を導伝４−
るので、故障した素子は正常な素子が誘起オろ電圧のほ
ぼ２分の１の電圧降下を引き起こすことになる。差動感
知増幅器３６のトリップ動作点は、ヒントライン上のｉ
／２の電流により誘起された電圧値に等しいデータバス
３８及び４０に（を続された該増幅器の２個の入力端子
における電圧差が上１足感知増幅器をトリップ動作させ
るように設計されている。
本発明の実施態様及びその応用例が上述のように説明さ
れているが、他の多くの変形か可能であることは当業者
にとっては明らかなことであろう。
従って、本発明は添付の特許請求の範囲による以外には
限定されることはない。
【図面の簡単な説明】
第１図は本発明にかかるメモリ素子の選択された装置を
介して差動感知増幅器に接続された２個のＥＥＦＲＯＭ
メモリ素子を示す実施例の該略回路図である。 第２図は正常モード及び故障モードにおけるメモリ素子
の出力電流を示す表である。 １２．１８・・第１ＥＥＰＲＯＭトランジスタ１４２０
・・セレクトトランジスタ １６．２２．４８．５０・・・ビットライン２４・・感
知ライン ２６・・・ワードライン ２８．３０・負荷装置 ３２．３４・・メモリ素子 ３６　差動感知増幅器 ３８４０　・データバス ４２．４４．５２．５４・　Ｙセレクト装置４６５６・
Ｙセレクトライン 特許出願人　ソーク・テクノロジー・ インコーポレイテヅド 代 理 人

Claims (4)

    【特許請求の範囲】
  1. （１）第１メモリ装置と第１セレクト装置とを直列に配
    置しており第１ビットラインと接続可能な第１メモリ素
    子と、第２メモリ装置と第２セレクト装置とを直列に配
    置しており第２ビットラインと接続可能な第２メモリ素
    子とを有しており、上記第１及び第２セレクト装置が同
    時的に上記第１及び第２ビットラインを介して上記第１
    及び第２メモリ装置に接続するように切換え可能な構成
    の第１メモリ素子及び第２メモリ素子を有しており、さ
    らに、 第１及び第２入力装置を有している差動感知増幅器と、 上記第１ビットライン及び上記第２ビットラインをそれ
    ぞれ差動感知増幅器の第１および第２入力端子に選択的
    に接続するための選択手段とを有しており、 上記第１及び第２メモリ装置は三種の導電状態、即ち第
    １の導電状態では上記メモリ装置は電流を導伝し、第２
    の導電状態では上記メモリ装置は電流を遮断し、また第
    ３の導電状態では上記メモリ装置は故障状態で中間的導
    電状態であり、この第３の状態における上記メモリ装置
    に流れる電流は、上記第１の状態でメモリ装置を流れる
    電流より少ない中間値であることを特徴とする電気的に
    消去可能なプログラマブルフローティングゲートメモリ
    装置。
  2. （２）上記選択手段が２個のＹセレクト装置であり、第
    １のＹセレクト装置は上記第１ビットラインと上記差動
    感知増幅器の第１入力端との間に接続されており、第２
    のＹセレクト装置は上記第２ビットラインと上記差動感
    知増幅器の第２入力端との間に接続されている請求項１
    に記載の電気的に消去可能なプログラマブルフローティ
    ングゲートメモリ装置。
  3. （３）上記第３の状態での導伝電流量は上記第１の状態
    でのメモリ装置を流れる電流量の約半分に等しい請求項
    １に記載の電気的に消去可能なプログラマブルフローテ
    ィングゲートメモリ装置。
  4. （４）メモリ素子が電流を導伝する第１の状態と、メモ
    リ素子が電流を遮断する第２の状態と、メモリ素子が第
    １の状態における導伝電流の約半分の電流量を導伝する
    第３の故障状態とを表示するメモリ素子を有する電気的
    に消去可能なプログラマブルリードオンリメモリにおい
    て、 データビットとその相補データビットを記憶する上記一
    組のメモリ素子から該データビットを感知する方法がそ
    れぞれ、 上記一組のメモリ素子のうち第１の素子を第１のビット
    ラインに電気的に接続する段階と、上記一組のメモリ素
    子のうち第２の素子を第２のビットラインに電気的に接
    続する段階と、上記第１ビットラインを差動感知増幅器
    の反転入力端に電気的に接続し、上記第２ビットライン
    を上記差動感知増幅器の非反転入力端に電気的に接続す
    る段階とを有しているデータビットの感知方法。
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