JPH0545988Y2 - - Google Patents
Info
- Publication number
- JPH0545988Y2 JPH0545988Y2 JP1985177633U JP17763385U JPH0545988Y2 JP H0545988 Y2 JPH0545988 Y2 JP H0545988Y2 JP 1985177633 U JP1985177633 U JP 1985177633U JP 17763385 U JP17763385 U JP 17763385U JP H0545988 Y2 JPH0545988 Y2 JP H0545988Y2
- Authority
- JP
- Japan
- Prior art keywords
- external terminal
- test mode
- flop
- flip
- potential side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、テストモードの設けられた半導体装
置に関する。
置に関する。
(ロ) 従来の技術
一般に、集積回路等の半導体装置に於いては、
内部回路が正しく動作するか、あるいは、予定し
た特性が得られたか否かを判断するために、テス
トモードを設ける場合がある。この場合、半導体
装置には、テストモードを制御するための外部端
子やクロツク信号等のテスト信号を入力するため
の外部端子を、本来必要な端子の他に設けなけれ
ばならない。従つて、外部端子数が増加する欠点
があつた。
内部回路が正しく動作するか、あるいは、予定し
た特性が得られたか否かを判断するために、テス
トモードを設ける場合がある。この場合、半導体
装置には、テストモードを制御するための外部端
子やクロツク信号等のテスト信号を入力するため
の外部端子を、本来必要な端子の他に設けなけれ
ばならない。従つて、外部端子数が増加する欠点
があつた。
そこで、従来は、第３図に示される如く、通常
使用する外部端子１に３値入力回路を設け、テス
ト用の端子と他の端子を共通化することによつて
端子数の増加を防いでいた。即ち、第３図に於い
て、３値入力回路は、低いスレツシヨルド電圧
VtLを有するインバータ２と、高いスレツシヨル
ド電圧VtHを有するインバータ３と、インバータ
４及びANDゲート５とで構成され、外部端子１
にスレツシヨルド電圧VtLとVtHの間に位置する
中間電圧が印加されたとき、ANDゲート５の出
力が“１”となつてテストモードを制御してい
た。第３図と同様の回路は、特開昭56−112666号
公報にも記載されている。
使用する外部端子１に３値入力回路を設け、テス
ト用の端子と他の端子を共通化することによつて
端子数の増加を防いでいた。即ち、第３図に於い
て、３値入力回路は、低いスレツシヨルド電圧
VtLを有するインバータ２と、高いスレツシヨル
ド電圧VtHを有するインバータ３と、インバータ
４及びANDゲート５とで構成され、外部端子１
にスレツシヨルド電圧VtLとVtHの間に位置する
中間電圧が印加されたとき、ANDゲート５の出
力が“１”となつてテストモードを制御してい
た。第３図と同様の回路は、特開昭56−112666号
公報にも記載されている。
(ハ) 考案が解決しようとする問題点
しかしながら、第３図に示された回路では、イ
ンバータ２，３のスレツシヨルド電圧VtL、VtH
は、電源電圧に比例して変化するため、使用電源
電圧範囲が広い半導体装置を高電圧電源で使用す
ると、スレツシヨルド電圧VtLとVtHとの幅が広
がり、通常動作状態に於いて、VtLとVtHとの間
に位置する中間電圧が外部端子１に印加される可
能性が大きくなり、通常動作中にテストモードに
なつてしまう危惧を有していた。また、動作電圧
が低い場合には、スレツシヨルド電圧VtLとVtH
とが、そのバラツキのために逆転し、中間電圧を
外部端子１に印加してもテストモードにならない
不都合が発生することがあつた。
ンバータ２，３のスレツシヨルド電圧VtL、VtH
は、電源電圧に比例して変化するため、使用電源
電圧範囲が広い半導体装置を高電圧電源で使用す
ると、スレツシヨルド電圧VtLとVtHとの幅が広
がり、通常動作状態に於いて、VtLとVtHとの間
に位置する中間電圧が外部端子１に印加される可
能性が大きくなり、通常動作中にテストモードに
なつてしまう危惧を有していた。また、動作電圧
が低い場合には、スレツシヨルド電圧VtLとVtH
とが、そのバラツキのために逆転し、中間電圧を
外部端子１に印加してもテストモードにならない
不都合が発生することがあつた。
(ニ) 問題点を解決するための手段
本考案は、上述した点に鑑みて為されたもので
あり、通常使用状態で高電位側あるいは低電位側
に固定される第１の外部端子に入力が接続された
カウンタと、該カウンタが所定値になつた出力で
セツトされ、通常使用状態で電圧が変化する第２
の外部端子の信号でリセツトされるフリツプフロ
ツプとを設けることにより、第２の外部端子に固
定電圧を印加した状態で第１の外部端子に所定数
のパルスを印加することによつてテストモードと
なる半導体装置である。
あり、通常使用状態で高電位側あるいは低電位側
に固定される第１の外部端子に入力が接続された
カウンタと、該カウンタが所定値になつた出力で
セツトされ、通常使用状態で電圧が変化する第２
の外部端子の信号でリセツトされるフリツプフロ
ツプとを設けることにより、第２の外部端子に固
定電圧を印加した状態で第１の外部端子に所定数
のパルスを印加することによつてテストモードと
なる半導体装置である。
(ホ) 作用
上述の手段によれば、第２の外部端子に所定の
固定電圧を印加するとフリツプフロツプのリセツ
トが解除され、この状態で第１の外部端子にパル
スを印加すると、そのパルスがカウンタに於いて
計数され、計数値が所定数になるとフリツプフロ
ツプがセツトされる。このフリツプフロツプのセ
ツト出力によつてテストモードとなる。一方、通
常使用状態では第１の外部端子は、高電位側ある
いは低電位側に固定されるためカウンタにパルス
が印加されることがなくテストモードにはならな
い。
固定電圧を印加するとフリツプフロツプのリセツ
トが解除され、この状態で第１の外部端子にパル
スを印加すると、そのパルスがカウンタに於いて
計数され、計数値が所定数になるとフリツプフロ
ツプがセツトされる。このフリツプフロツプのセ
ツト出力によつてテストモードとなる。一方、通
常使用状態では第１の外部端子は、高電位側ある
いは低電位側に固定されるためカウンタにパルス
が印加されることがなくテストモードにはならな
い。
(ヘ) 実施例
第１図は本考案の実施例を示す回路図であり、
６，７は外部端子、８はカウンタ、９はフリツプ
フロツプである。外部端子６は、通常使用状態で
は電源電圧VDDあるいは接地レベルに固定して使
用する端子であり、半導体装置内部の２つの動作
モードのうち一方を選択する端子である。また、
外部端子６は、インバータ１０，１１を介してカ
ウンタ８の計数入力端に接続される。一方、外部
端子７は、通常使用状態に於いて、外部から電源
電圧VDD及び接地レベルの信号が印加され、その
信号は必要に応じて自由に変化する。また、外部
端子７は、内部回路に導入されると共にカウンタ
８のリセツト入力、及び、初期設定信号CLRと
共にNORゲート１２を介してフリツプフロツプ
９のリセツト入力Ｒに印加される。
６，７は外部端子、８はカウンタ、９はフリツプ
フロツプである。外部端子６は、通常使用状態で
は電源電圧VDDあるいは接地レベルに固定して使
用する端子であり、半導体装置内部の２つの動作
モードのうち一方を選択する端子である。また、
外部端子６は、インバータ１０，１１を介してカ
ウンタ８の計数入力端に接続される。一方、外部
端子７は、通常使用状態に於いて、外部から電源
電圧VDD及び接地レベルの信号が印加され、その
信号は必要に応じて自由に変化する。また、外部
端子７は、内部回路に導入されると共にカウンタ
８のリセツト入力、及び、初期設定信号CLRと
共にNORゲート１２を介してフリツプフロツプ
９のリセツト入力Ｒに印加される。
カウンタ８は、継続接続された２個のＤ−FF
１３，１４と、Ｄ−FF１３，１４の各出力Ｑ及
び計数されるパルスが印加されたNANDゲート
１５とから構成され、Ｄ−FF１３，１４のクロ
ツク入力φにインバータ１１の出力、即ち計数さ
れるパルス出力が印加されると共に、リセツト入
力Ｒには外部端子７に印加された信号が供給され
る。NANDゲート１５は、インバータ１１から
３個のパルスが出力されたことを検出するもので
あり、NANDゲート１５の出力は、フリツプフ
ロツプ９のセツト端子Ｓに接続される。フリツプ
フロツプ９は、周知の如く、クロス接続された
NANDゲート１６，１７から成り、テストモー
ドとなつたことを記憶するものであり、NAND
ゲート１６の出力がテストモード制御信号TEST
として内部に出力される。
１３，１４と、Ｄ−FF１３，１４の各出力Ｑ及
び計数されるパルスが印加されたNANDゲート
１５とから構成され、Ｄ−FF１３，１４のクロ
ツク入力φにインバータ１１の出力、即ち計数さ
れるパルス出力が印加されると共に、リセツト入
力Ｒには外部端子７に印加された信号が供給され
る。NANDゲート１５は、インバータ１１から
３個のパルスが出力されたことを検出するもので
あり、NANDゲート１５の出力は、フリツプフ
ロツプ９のセツト端子Ｓに接続される。フリツプ
フロツプ９は、周知の如く、クロス接続された
NANDゲート１６，１７から成り、テストモー
ドとなつたことを記憶するものであり、NAND
ゲート１６の出力がテストモード制御信号TEST
として内部に出力される。
第１図に於いて、通常の使用状態では、外部端
子６は電源電圧VDDあるいは接地レベルに固定さ
れるため、カウンタ８へのパルス出力は発生しな
い。また、外部端子７に電源電圧VDDが印加され
る毎にカウンタ８及びフリツプフロツプ９がリセ
ツトされるため、テストモードになることはな
い。一方、テストモードとする場合を第２図に示
す。第２図に於いて、外部端子７に印加する信号
を電源電圧VDDから接地レベルにするとカウンタ
８及びフリツプフロツプ９のリセツトが解除され
る。この状態で、外部端子６に３個のパルスを印
加すると、３個目のパルスの立ち上がりで
NANDゲート１５の入力がすべて“１”となる
ため、フリツプフロツプ９はセツトされ、テスト
モード制御信号TESTが“１”となりテストモー
ドとなる。また、テストモードを解除する場合に
は、外部端子７に印加されている接地レベルの電
圧を電源電圧VDDとしてカウンタ８及びフリツプ
フロツプ９をリセツトする。これにより、テスト
モード制御信号TESTは“０”となつてテストモ
ードが解除される。
子６は電源電圧VDDあるいは接地レベルに固定さ
れるため、カウンタ８へのパルス出力は発生しな
い。また、外部端子７に電源電圧VDDが印加され
る毎にカウンタ８及びフリツプフロツプ９がリセ
ツトされるため、テストモードになることはな
い。一方、テストモードとする場合を第２図に示
す。第２図に於いて、外部端子７に印加する信号
を電源電圧VDDから接地レベルにするとカウンタ
８及びフリツプフロツプ９のリセツトが解除され
る。この状態で、外部端子６に３個のパルスを印
加すると、３個目のパルスの立ち上がりで
NANDゲート１５の入力がすべて“１”となる
ため、フリツプフロツプ９はセツトされ、テスト
モード制御信号TESTが“１”となりテストモー
ドとなる。また、テストモードを解除する場合に
は、外部端子７に印加されている接地レベルの電
圧を電源電圧VDDとしてカウンタ８及びフリツプ
フロツプ９をリセツトする。これにより、テスト
モード制御信号TESTは“０”となつてテストモ
ードが解除される。
(ト) 考案の効果
上述の如く本考案によれば、通常使用する外部
端子を使用して、テストモードの設定及び解除が
行えるものであり、外部端子に印加された電圧の
大きさを検出するものとは異なり、高い電源電圧
あるいは低い電源電圧で使用した場合でも、通常
使用状態でテストモードになる誤動作が防止でき
る。よつて、半導体装置の信頼性を高めることが
できるものである。
端子を使用して、テストモードの設定及び解除が
行えるものであり、外部端子に印加された電圧の
大きさを検出するものとは異なり、高い電源電圧
あるいは低い電源電圧で使用した場合でも、通常
使用状態でテストモードになる誤動作が防止でき
る。よつて、半導体装置の信頼性を高めることが
できるものである。
第１図は本考案の実施例を示す回路図、第２図
は第１図に示された実施例の動作を示すタイミン
グ図、第３図は従来例を示す回路図である。 ６，７……外部端子、８……カウンタ、９……
フリツプフロツプ、１０，１１……インバータ、
１２……NORゲート、１３，１４……Ｄ−FF、
１５，１６，１７……NANDゲート。
は第１図に示された実施例の動作を示すタイミン
グ図、第３図は従来例を示す回路図である。 ６，７……外部端子、８……カウンタ、９……
フリツプフロツプ、１０，１１……インバータ、
１２……NORゲート、１３，１４……Ｄ−FF、
１５，１６，１７……NANDゲート。
Claims (1)
- 外部からの信号に従つて、内部回路のテストを
実行することの可能なテストモードを備えた半導
体装置に於いて、通常使用状態で高電位側あるい
は低電位側に固定される第１の外部端子と、通常
使用状態で電位が変化する第２の外部端子と、該
第２の外部端子に印加される信号によつてリセツ
トが制御され、前記第１の外部端子に印加される
信号を計数するカウンタと、該カウンタが所定値
になつた出力でセツトされ前記第２の外部端子に
印加された信号でリセツトされるフリツプフロツ
プとを設け、前記第２の外部端子を高電位側（あ
るいは低電位側）に固定し、前記第１の外部端子
に所定数のクロツクパルスを印加することにより
前記フリツプフロツプがセツトされてテストモー
ドになり、前記第２の外部端子を低電位側（ある
いは高電位側）にすることによつて前記フリツプ
フロツプがセツトされテストモードが解除される
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985177633U JPH0545988Y2 (ja) | 1985-11-19 | 1985-11-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985177633U JPH0545988Y2 (ja) | 1985-11-19 | 1985-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286566U JPS6286566U (ja) | 1987-06-02 |
| JPH0545988Y2 true JPH0545988Y2 (ja) | 1993-11-30 |
Family
ID=31119015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985177633U Expired - Lifetime JPH0545988Y2 (ja) | 1985-11-19 | 1985-11-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0545988Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142282A (ja) * | 1983-12-28 | 1985-07-27 | Seiko Epson Corp | 半導体集積回路 |
-
1985
- 1985-11-19 JP JP1985177633U patent/JPH0545988Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142282A (ja) * | 1983-12-28 | 1985-07-27 | Seiko Epson Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6286566U (ja) | 1987-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4296338A (en) | Power on and low voltage reset circuit | |
| JP2772522B2 (ja) | パワーオン信号発生回路 | |
| US3976949A (en) | Edge sensitive set-reset flip flop | |
| US4992727A (en) | Integrated circuits | |
| JPS6367822A (ja) | 発振器 | |
| US5065047A (en) | Digital circuit including fail-safe circuit | |
| JPH073751B2 (ja) | 電流サージ制御集積回路 | |
| JPH0545988Y2 (ja) | ||
| JPS5928986B2 (ja) | 半導体集積回路 | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| US5949797A (en) | Microcontroller test circuit | |
| JP2856355B2 (ja) | 半導体集積回路 | |
| US4507570A (en) | Resettable one shot circuit having noise rejection | |
| JPH0316648B2 (ja) | ||
| JPH03102911A (ja) | クロック信号発生回路 | |
| JPH0533072Y2 (ja) | ||
| JP2526942B2 (ja) | クロック発生回路 | |
| JP2798510B2 (ja) | 半導体集積回路 | |
| JP2577127Y2 (ja) | リセット信号入力回路 | |
| JP2656660B2 (ja) | 半導体集積回路 | |
| JPS6261172B2 (ja) | ||
| JP2712411B2 (ja) | テスト回路 | |
| JPS6313551Y2 (ja) | ||
| JPS61150515A (ja) | 半導体集積回路 | |
| JPH0352326A (ja) | パワーオンリセット回路 |