JPS6286566U - - Google Patents

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JPS6286566U
JPS6286566U JP17763385U JP17763385U JPS6286566U JP S6286566 U JPS6286566 U JP S6286566U JP 17763385 U JP17763385 U JP 17763385U JP 17763385 U JP17763385 U JP 17763385U JP S6286566 U JPS6286566 U JP S6286566U
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JP
Japan
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external terminal
flop
flip
semiconductor device
test mode
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Description

【図面の簡単な説明】
第1図は本考案の実施例を示す回路図、第2図
は第1図に示された実施例の動作を示すタイミン
グ図、第3図は従来例を示す回路図である。 6,7……外部端子、8……カウンタ、9……
フリツプフロツプ、10,11……インバータ、
12……NORゲート、13,14……D―FF
、15,16,17……NANDゲート。

Claims (1)

    【実用新案登録請求の範囲】
  1. 外部からの信号に従つて、内部回路のテストを
    実行することの可能なテストモードを備えた半導
    体装置に於いて、通常使用状態で高電位側あるい
    は低電位側に固定される第1の外部端子に入力が
    接続されたカウンタと、該カウンタが所定値にな
    つた出力でセツトされ、通常使用状態で電位が変
    化する第2の外部端子の信号でリセツトされるフ
    リツプフロツプとを設け、前記第2の外部端子を
    所定電位に固定し、前記第1の外部端子に所定数
    のクロツクパルスを印加することにより前記フリ
    ツプフロツプがセツトされ、テストモードとなる
    ことを特徴とする半導体装置。
JP1985177633U 1985-11-19 1985-11-19 Expired - Lifetime JPH0545988Y2 (ja)

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JP1985177633U JPH0545988Y2 (ja) 1985-11-19 1985-11-19

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JP1985177633U JPH0545988Y2 (ja) 1985-11-19 1985-11-19

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Publication Number Publication Date
JPS6286566U true JPS6286566U (ja) 1987-06-02
JPH0545988Y2 JPH0545988Y2 (ja) 1993-11-30

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ID=31119015

Family Applications (1)

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JP1985177633U Expired - Lifetime JPH0545988Y2 (ja) 1985-11-19 1985-11-19

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60142282A (ja) * 1983-12-28 1985-07-27 Seiko Epson Corp 半導体集積回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60142282A (ja) * 1983-12-28 1985-07-27 Seiko Epson Corp 半導体集積回路

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JPH0545988Y2 (ja) 1993-11-30

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