SE505556C2 - Förfarande för inställning av en integrerad krets i ett förutbestämt av minst två skilda driftlägen samt integrerad krets - Google Patents
Förfarande för inställning av en integrerad krets i ett förutbestämt av minst två skilda driftlägen samt integrerad kretsInfo
- Publication number
- SE505556C2 SE505556C2 SE9504583A SE9504583A SE505556C2 SE 505556 C2 SE505556 C2 SE 505556C2 SE 9504583 A SE9504583 A SE 9504583A SE 9504583 A SE9504583 A SE 9504583A SE 505556 C2 SE505556 C2 SE 505556C2
- Authority
- SE
- Sweden
- Prior art keywords
- signal
- setting
- circuit
- connections
- integrated circuit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
15 20 25 sosgsse t '___ de tjänstgjort som inställningsingàngar, är att koppla signalanslutningarna via resistorer till de tidigare nämnda signalnivàerna. Detta möjliggör användning av signalanslut~ ningarna även vid den normala driften som följer efter avslutad inställning, utan att riskera kortslutning.
Problemet med dessa lösningar är att man i det första fallet tvingas dedicera att antal signalanslutningar, och därmed ett antal anslutningsstift, till enbart inställningsfunktionen.
Utrymmet som är tillgängligt för elektroniken i modern utrustning kan 'vara. mycket begränsat, vilket innebär' att ju större antal anslutningsstift en krets behöver desto svårare blir det att tillmötesgå kraven på kompakt utrustning.
I det andra fallet, med resistorbelastade inställnings- signalingàngar, är problemet det att när kretsen efter avslutad inställning sänder eller mottager signaler på dessa signalstift kommer det att flyta ström genom ökad resistorerna, med effektförbrukning som följd. Detta har exempelvis till följd att kraven på kompakthet hos utrustningen inte kan tillgodoses, särskilt i de fall utrustningens strömförsörjning beror av ett utrymmeskrävande batteri.
Ett sätt att åtminstone delvis undvika dessa problem visas i den amerikanska patentskriften US 4902917. Driftläget för en integrerad krets ställs in genom att en av åtminstone tvâ olika inställningssignaler sänds till en inställningssignalingàng_ De olika inställningssignalerna fås från klocksignalutgángar på den integrerade kretsen. Valet av vilken av klocksignalerna som skall sändas till I inställnigssignalingången görs exempelvis genom att välja utgång med en flervägsomkopplare. 10 15 20 25 Q v v ; sus sse En nackdel med denna lösning är att signalutgångarna som förmedlar klocksignalerna inte kan användas till något annat än just klocksignaler när inställningen av driftläget är gjord.
REDOGÖRELSE FÖR.UPPFINNINGEN Problemet med lösningarna enligt känd teknik är att man vid driftlägesinställning använder sig av signalutgángar som till en inställningssignalingång sänder signalsekvenser som ej ändras efter det att inställningen av driftläget är gjord. Man är alltså vid driftlägesinställningen beroende av signal- utgàngarnas normala funktion.
Problemet löses i enlighet med ett uppfinningsenligt förfarande genom att en av kretsens till signalanslutningar väljs ut och ansluts försätts inställningssignalingången. Kretsen därefter i ett inställningsläge, i vilket läge kretsens normala drift upphör och förutbestämda signalsekvenser sänds på de utvalda signalanslutningarna. Vid mottagande på inställ- ningssignalingången tolkas signalsekvenserna som en begäran om försättande av kretsen i. ett driftläge. Signalanslutningarna återgår därefter till normal drift, antingen som utgångar eller ingångar.
En anordning i enlighet med uppfinningen omfattar en integrerad krets som kan arbeta i åtminstone två olika driftlägen. Kretsen omfattar åtminstone en inställningssignalingång samt minst två ytterligare signalanslutningar. Signalanslutningarna kan vara av godtycklig typ: ingång, utgång eller kombinerad in- och utgång. En av dessa signalanslutningar är ansluten till en inställningssignalingång med en förbindelse genom vilken inställningssignaler sänds. 10 15 20 25 sus 556 fe' 4 Det förfarandet omfattar ett val av uppfinningsenliga driftläge, vilket val följs av ett sammankopplande av inställ- ningssignalingången med en aV signalanslutningarna, vilken signalanslutning det valda representerar Detta driftläget. följs av att kretsen försätts i ett inställningsläge i vilket läge var och en av ett antal av signalanslutningarna sänder ut en förutbestämd inställningssignalsekvens, unik för' vart och ett av de valbara driftlägena.
När mottagningen av inställningssignalsekvensen till inställ- ningssignalingången är avslutad omställes kretsen från inställ- ningsläget till det valda driftläget, i vilket driftläge signalanslutningarna övergår till normal drift med utsignaler och/eller insignaler i enlighet med det valda driftläget.
Ett syfte med uppfinningen, att med minsta möjliga antal dedicerade anslutningar, utan onödig strömförbrukning, kunna ställa in driftläget för kretsen, har således uppnåtts.
En fördel med uppfinningen är att man endast under en kort stund, i inställningsläget, utnyttjar ett antal av kretsens signalanslutningar. Dessa anslutningar återgår efter inställ- ningsförfarandet till sitt normala driftläge, som signalut- gångar eller signalingàngar, vilket medför att antalet signal- anslutningar pà kretsen kan minimeras.
Uppfinningen kommer nu att beskrivas närmare med hjälp av föredragna utföringsformer och med hänvisning till bifogade ritning. 10 15 1 d . SHB 556 FIGURBESKRIVNING Figur la visar ett första utföringsexempel i enlighet med uppfinningen, i form av ett blockdiagram av en integrerad krets som kan ställas in i olika driftlägen.
Figur lb visar en tabell som visar olika sammankopplingar av kretsens anslutningar.
Figur lc visar ett diagram som visar signalsekvenser till och från kretsens anslutningar.
Figur ld visar ett' flödesdiagram som visar ett uppfinningsenligt förfarande.
Figur 2a visar ett andra utföringsexempel i enlighet med uppfinningen, i form av ett blockdiagram av en integrerad krets som kan ställas in i olika driftlägen.
Figur 2b visar en tabell som visar olika sammankopplingar av kretsens anslutningar.
Figur 2c visar ett diagram som visar signalsekvenser till och från kretsens anslutningar.
Figur 2d visar ett flödesdiagram som visar ett uppfinningsenligt förfarande. 10 15 20 25 soslsse FÖREDRAGNA UTFöRINGsF-ommn Figur la visar en integrerad krets IC som exempelvis är en styrkrets ingående i ett, i figuren ej visat, större system.
Vanligtvis är kretsen monterad tillsammans med andra integrerade kretsar pá ett kretskort. Kretsens IC olika anslutningar och ingående enheter kommer att beskrivas närmare nedan.
Kretsen IC omfattar en beräkningsenhet CPU, ett skriv- och läsminne RAM, ett läsminne ROM, en signalsekvensdetektor PD, en signalsekvensgenerator PG, en skalningsenhet PS samt anslutningar mellan dessa enheter.
Beräkningsenheten CPU utför beräkningar samt styr transporten av information till och från övriga enheter i kretsen. I läsminnet ROM finns information som kan läsas, men ej skrivas över, av' beräkningsenheten CPU. I skriv- och läsminnet RAM finns information som kan både läsas och skrivas över av beräkningsenheten CPU. Båda minnesenheterna RAM, ROM har styringångar SI1 respektive SI2 vars funktion är att ta emot styrsignaler i form av två olika signalniváer, “làg” och “hög” nivå, från signalsekvensdetektorn PD. En “hög” signalnivà på läsminnets ROM styringàng SI1 möjliggör utläsning av data från På motsvarande sätt läsminnet ROM genom en databuss DB. möjliggör “hög” signalnivà pà skriv- och läsminnets RAM styringång SI2 utläsning och inläsning av data från respektive till skriv- och läsminnet RAM genom databussen DB.
Transporten av information mellan minnesenheterna RAM,ROM och beräkningsenheten CPU sker via databussen DB bestående av åtta dataledare DO-D7. En adressbuss AB med sexton adressledare A0- 10 15 20 25 30 g P P ,;sos 556 A15 förmedlar binära adresser från beräkningsenheten CPU till minnesenheterna RAM,ROM för att möjliggöra läsningen och skrivningen av informationen via databussen DB till och från minnespositioner i minnesenheterna ROM,RAM.
Skalningsenheten PS är ansluten till beräkningsenheten CPU, signalsekvensgeneratorn PG samt signalsekvensdetektorn PD och har som funktion att till dessa enheter förmedla en klocksignal SC1. Klocksignalen SC1 är nödvändig för synkronisering av alla kretsens funktioner och kan ha olika vilka frekvenser, frekvenser bestäms av vilken information som mottages av skalningsenhetens PS första styringàng PI1 och dess andra styringáng PI2 från signalsekvensdetektorn PD. På liknande sätt som för minneskretsarna ROM,RAM känner styringàngarna PI1,PI2 av de tvâ olika signalnivàerna “hög” respektive “làg”. Om styringàngen PI1 får signalnivàn “hög” och styringàngen PI2 nivàn “lág” sänder skalningsenheten PS ut klocksignalen SC1 med en första frekvens fl. Om däremot styringången PI1 får signalniván “lág” och styringången PI2 nivån “hög” sänder skalningsenheten PS ut klocksignalen SC1 med en andra frekvens f2. Klocksignalen. SC1 genereras i. skalningsenheten PS 'ur en klocksignal SCO som sänds till kretsen IC på en klocksignalingàng C.
Signalsekvensgeneratorn PG är ansluten till fyra adress- ledningar A0-A3 på adressbussen AB, de så kallade fyra första adressledningarna AO-A3. Dessa adressledningar har som uppgift att sända ut förutbestämda signalsekvenser SAO-SA3 på respektive adressledning A0-A3. Detta sker när kretsen IC befinner sig i ett inställningsläge initierat av en styrsignal SRl, vilket läge kommer att beskrivas närmare nedan. Sändningen sker under ett begränsat tidsintervall DT som visas i figur lc 10 15 20 25 30 505 5;_56 ._- - 8 g* och styrs med hjälp av information lagrad i en första tidöver- vakningsenhet TU1. Signalsekvenserna SAO-SA3 finns lagrade i en, i. signalsekvensgeneratorn PG hæfintlig, första lagrings- enhet SUl.
Signalsekvensdetektorn PD har som uppgift att under tiden kretsen IC befinner sig i inställningsläget ta emot en styr- signalsekvens SM1 fràn signalsekvensgeneratorn PG via en förbindelse X och tolka denna. Förbindelsen X förklaras närmare längre ned i beskrivningen i samband med det det uppfinnings- enliga förfarandet. I beroende av tolkningen sänder signal- sekvensdetektorn PD styrsignaler till övriga enheter i kretsen via fyra styrsignalutgángar POl,PO2,SO1,SO2. Den första PO1 och den andra PO2 styrsignalutgàngen är anslutna till skalnings- enhetens första PIl respektive andra PI2 styringáng. Den tredje och den fjärde styrsignalutgàngen, S01 respektive S02, är anslutna till läsminnets ROM styringáng S11 respektive skriv- och läsminnets RAM styringång SI2.
En klocksignalingàng C är ansluten till skalningsenheten PS som av den inkommande externa klocksignalen SCO formar den interna klocksignalen SC1. Denna interna klocksignal SC1 förmedlas från skalningsenheten PS till de andra enheterna i kretsen IC. En styrsignalingång R är ansluten till beräkningsenheten CPU, signalsekvensgeneratorn PG samt signalsekvensdetektorn PD. Till dessa enheter sänds via styrsignalingàngen R en styrsignal SRI som försätter kretsen IC i det tidigare nämnda inställnings- läget. En inställningssignalingång M är ansluten till signal- sekvensdetektorn PD, från till vilken ingång M signalsekvensen SMI sänds, signalsekvensgeneratorn PG. Adressbussens AB adressledare A0-15, omfattar också anslutningar på kretsen IC.
På dessa adressledare AO-A15 sänds binära adresser dels till 10 15 20 25 30 L y A tßøs ssa enheterna i kretsen IC och dels till yttre enheter. En speciell funktion upptas av de tidigare nämnda fyra första adressledarna A0-A3: förutom att de är anslutna, liksom övriga adressledare A4-A15, till beräkningsenheten CPU och minnesenheterna RAM,ROM, är de även anslutna till signalsekvensgeneratorn PG såsom tidigare nämnts. Signalsekvensgeneratorn PG sänder i inställ- ningsläget inställningssignalsekvenserna SAO-SA3 på dessa fyra första adressledningarna AO-A3 till signalsekvensdetektorn PD.
Vilken av signalsekvenserna SAO-SA3 som mottages i signal- sekvensdetektorn PD beror av vilken av adressledarna A0-A3 som är ansluten till inställningssignalingángen M.
Databussen DB, med sina dataledare DO-D7 omfattar också yttre anslutningar pà kretsen IC. Genom dessa anslutningar D0-D7 förmedlas information dels mellan kretsens IC enheter och dels mellan kretsen IC och yttre, i figuren ej visade, enheter.
Figur lb visar hur olika driftlägen för kretsen IC initieras.
Exempelvis initieras det första driftläget då signalsekvens- detektorn PD försätter sina styrutgångar POl,PO2,SO1,SO2 till de binära nivåerna 1011, eller, uttryckt i de tidigare nämnda signalniväerna, “hög" “làg” “hög” “hög". Kretsen IC kan arbeta i ett av fyra olika driftlägen. Det första driftläget innebär att klocksignalen SC1 har den första frekvensen fl samt att beräkningsenheten CPU kan kommunicera med båda minnesenheterna ROM,RAM genom databussen DB och adressbussen AB. I det andra driftläget har klocksignalen SC1 samma första frekvens fl, men läs- och skrivminnet RAM är bortkopplat från databussen DB och adressbussen AB, vilket innebär att den enda minnesenhet som beräkningsenheten CPU kommunicerar med är läsminnet ROM. Det tredje driftläget definieras genom att klocksignalen SC1 har den andra frekvensen f2 samt att beräkningsenheten CPU liksom i 10 15 20 25 30 505 gsse »ï 10 det första driftläget kan kommunicera med båda minnesenheterna ROM,RAM. Det fjärde driftläget är sådant att klocksignalen SCl har den andra frekvensen f2 samt att läs- och skrivminnet RAM, liksom i det andra driftläget, är bortkopplat frán databussen DB och adressbussen AB.
Vart och ett av dessa driftlägen motsvaras av en unik inställningssignalsekvens SAO-SA3 som finns lagrade i den första lagringsenheten SUl i. signalsekvensgeneratorn. PG. När styrsignalen SRl tas emot till styrsignalingàngen R försätts kretsen IC i ett inställningsläge och signalsekvensgeneratorn PG sänder signalsekvenserna SAO-SA3 på respektive-adressledning AO-A3. Mottagningen av dessa inställningssignaler SAO-SA3 sker i signalsekvensdetektorn PD vilken av som, baserat pà sekvenserna SAO-SA3 son1 mottagits, pekar ut vilka av styr- utgàngarna SOl,SO2,PO1,PO2 som skall försättas till signalnivån O och vilka av styrutgångarna SOl,SO2,PO1,PO2 som skall försättas till signalnivån 1. Kretsen IC anses vara försatt i ett driftläge när styringàngarna SI1,SI2 pà minnesenheterna ROM,RAM samt styringängarna PI1,PI2 pà skalningsenheten PS detekterat dessa signalnivåer.
Med hänvisning till figurerna la-c följer nedan en beskrivning av ett förfarande enligt uppfinningen där det fjärde driftläget används som illustration.
Tillsammans med styrsignalen SRl visas i diagrammet i figur lc klocksignalen SC1. En klockcykel är den tid som förflyter mellan två tidsmarkeringar, exempelvis T2 till T3. Signalnivàn S som visas pà ordinatan i diagrammet är nivåerna O och 1. De streckade partierna av dessa signaler, före tidpunkten Tl och efter tidpunkten T4, indikerar att adressbussanslutningarna A0- A2 då sänder ut godtyckliga signaler. Tiden före T1 och efter 10 15 20 25 ; ans 556 T4 är således när kretsen IC befinner sig i normal drift. Det ovan nämnda tidsintervallet, som i figur 1c och ld betecknas med DT, är således det intervall när kretsen IC befinner sig i inställningslâget.
Det uppfinningsenliga förfarandet omfattar följande förfarande- Steg: - En användare väljer att försätta kretsen IC i det fjärde driftläget av de fyra driftlägena beskrivna ovan.
- En anslutning X görs mellan inställningssignalingången M och adressbussanslutningen A3. Anslutningen kan vara en bygling pà det, i figuren ej visade, kretskort på vilket kretsen IC är monterad, mellan de nämnda anslutningarna A3,M.
- Försättande av kretsen IC i inställningslâget genom att en styrsignal SRI sänds till kretsen IC via styrsignalingången R. Styrsignalen SR byter nivå S, fràn 0 till 1, vid en tidpunkt mellan TO och T1 enligt figur lc. Denna ändring detekteras i kretsen IC och när klockcykeln Tl-T2 börjar avbryts den normala driften i kretsen IC och kretsen IC försätts i inställnings- läget.
- Sändning av signalsekvenserna SAO-SA3 från signalsekvensgeneratorn PG pà adressbussanslutningarna A0-A3.
Denna sändning sker under tidsintervallet DT, klockcyklerna Tl- T2, T2-T3 och T3-T4, illustrerat i figur lc. Eftersom anslutningen X gjorts mellan adressledningen A3 och inställ- ningssignalingàngen P4 blir den inställningssignalsekvens SMI som när inställningssignalingàngen M, den som sänts från adressledningen A3 som signalsekvens SA3. Den tid DT som inställningslâget varar styrs av en, i signalsekvensgeneratorn 10 15 20 25 a- 12 »- PG befintlig, första tidövervakningsenhet TU1. Denna första tidövervakningsenhet TU1 avbryter utsändningen av signalsek- från venserna SAO-SA3 signalsekvensgeneratorn PG när en i första tidövervakningsenheten TU1 lagrad tidsfrist, uttryckt i ett antal klockcykler hos klocksignalen SC1, uppnåtts.
- Mottagning i signalsekvensdetektorn PD av signalsek- vensen SMl som sänds ut från signalsekvensgeneratorn PG via den utvalda adressledningen A3 och anslutningen X till inställ- ningssignalingângen M. Den mottagna signalsekvensen SM1 lagras i den andra lagringsenheten SU2. Denna signalsekvens SM1 som efter inställningsläget finns tillgänglig i den andra lagrings- enheten SU2 avgör, genom den nedan beskrivna tolkningen, till vilket driftläge kretsen IC försätts.
- Tolkning i. signalsekvensdetektorrx PD av inställnings- signalsekvensen SM1 och försättande av styrutgångarna PO1,PO2,SOl,SO2 till de binära nivåerna 0101 (“làg” “hög” “làg” “hög”) enligt tabellen i figur lb. Detta innebär att läsminnets ROM styringáng SIl sätts till nivån “hög” och har till följd att läsminnet ROM kopplas in på adressbussen AB och databussen DB. Läs- och skrivminnets RAM styringäng SI2 sätts till nivà “làg” och har till följd att läs- och skrivminnet RAM kopplas bort från bussarna AB,DB. Skalningsenheten PS tar emot signalniváerna. “làg” och “hög” pá signalingángarna PIl respektive PI2. Detta har till följd att skalningsenheten PS sänder ut klocksignalen SCl med den andra frekvensen f2.
Mottagningen av inställningssignalen SMl i signalsekvens- detektorn PD avbryts när den i en andra tidövervakningsenhet TU2 lagrade tidsfrist, uttryckt i ett antal klockcykler hos klocksignalen SC1, uppnåtts. Denna tidsfrist har samma 10 15 20 25 “_ a __sos sse utsträckning som den tidsfrist som är lagrad i den första tidövervakningsenheten TU1.
- Avslutning av' driftlägesinställningenfl I och. med att inställningssignalen SMI, efter klockcykel T3-T4, har mottagits i kretsen IC genom inställningssignalingången M avslutas inställningen av driftläget. Detta sker på order från tidöver- vakningsenheterna TU1 och TU2. Kretsen IC övergår därmed från inställningsläget till det fjärde driftläget, i vilket driftläge kretsens IC alla enheter arbetar i enlighet med detta driftläge och adressledningarna A0-A3 återgår till att förmedla binära adresser.
I figur ld illustreras de för uppfinningen. mest väsentliga förfarandestegen. Flödesdiagrammet är avsett att läsas tillsammans med nedanstående beskrivning.
- I ett första steg 101 väljer en användare att försätta kretsen IC i det fjärde driftläget.
- I ett andra steg 102 sammankopplas adressledningen A3 med inställningssignalingången M.
- I ett kretsen IC i till tredje steg 103 försätts inställningsläget genom att en styrsignal SR1 sänds kretsens IC styrsignalingàng R.
- I ett fjärde steg 104 sänds inställningssignalsekvensen SA3 från signalsekvensgeneratorn PG till signalsekvensdetektorn PD via inställningssignalingången M.
- I ett femte steg 105 tolkas den i signalsekvensdetektorn PD mottagna inställningssignalsekvensen SM1. lO 15 20 25 30 sos __sse » ” 14 - I ett sjätte steg 106 sätts signalsekvensdetektorns PD styrutgàngar SO1,SO2, POl,PO2 till signalnivàerna “làg” “hög" “làg" respektive “hög”, vilka signalnivàer därmed också hamnar på minnesenheternas RAM,ROM styringàngar SIl,SI2 och skalnings- enhetens PS styringàngar PI1,PI2.
- I ett sjunde steg 107 avslutas förfarandet med att kretsen IC övergår till det valda driftläget, i vilket driftläge adressledningarna AO-AB används i enlighet med driftläget.
Enligt beskrivningen ovan görs sammankopplingen av den valda adressledningen A3 med inställningssignalingàngen M direkt med anslutningen X. Man kan givetvis tänka sig andra lösningar pá denna sammankoppling, exempelvis genom en flervägsomkopplare som med en enkel omställning bringar de olika adressledningarna AO-A3 i kontakt med inställningssignalingàngen M.
Figurerna 2a,2b,2c samt 2d visar en alternativ utföringsform av en integrerad krets IC2 i enlighet med uppfinningen. Kretsen IC2 omfattar liksom kretsen IC i det förra exemplet, en beräkningsenhet CPU, ett skriv- och läsminne RAM, ett läsminne ROM, en signalsekvensdetektor PD2, en signalsekvensgenerator PG, en skalningsenhet PS samt anslutningar mellan dessa enheter. Kretsen IC2 omfattar alltså samma enheter och anslutningar som kretsen IC i figur la, med tillägget att kretsen IC2 har två inställningssignalingångar Ml,M2. Dessa signalingångar M1,M2 är båda anslutna, liksom ovan, till signalsekvensdetektorn PD2 med dess fyra styrutgångar POl,PO2, SOl,SO2. Funktionen hos signalsekvensdetektorn PD2 är sådan att signalsekvenserna SM1,SM2 tas emot från signalsekvensgeneratorn PG via anslutningarna Xl,X2, lagras i lagringsenheten SU2 och tolkas. Signalsekvensen SMI som mottagits i signalingången M1 10 15 20 25 30 ; n ...B05 556 styr de signalnivàer som sätts pá styrutgàngarna PO1,PO2 anslutna till skalningsenheten PS. Signalsekvensen SM2 som mottagits i signalingàngen M2 styr de signalnivàer som sätts pà styrutgàngarna SOl,SO2 anslutna till läsminnet ROM respektive skriv- och läsminnet RAM.
Liksom i det tidigare exemplet kan kretsen IC2 ställas in i olika driftlägen. Dessa driftlägen är, liksom tidigare, kombi- nationer av inkopplade minnesenheter ROM,RAM och olika frek- venser pá klocksignalen SC1. Tabellen i figur 2b illustrerar ett exempel med åtta olika driftlägen. Driftlägena numrerade 1 till 4 är de samma som i det första exemplet, medan driftlägena numrerade 5-8 är nya för detta exempel. Som framgår av tabellen i figur 2b är det styrutgángarna POl,PO2 som har annorlunda värden jämfört med det första exemplet, vilket betyder att skalningsenheten PS kan generera klocksignalen SCl med ytterligare tvâ olika frekvenser, f3 och f4.
Vart och ett av dessa driftlägen motsvaras liksom i det tidigare utföringsexemplet av en unik inställningssignalsekvens SAO-SA3 som finns lagrade i den första lagringsenheten SU1 i signalsekvensgeneratorn PG. Dessutom illustrerar detta andra utföringsexempel hur de ytterligare driftlägena kan represen- teras utan att antalet signalanslutningar ökar. Genom att göra en anslutning X2 mellan inställningssignalingången M2 och signaljord GND kan en signalsekvens bestående av den konstanta signalniván “lág" förmedlas till signalsekvensdetektorn PD2. På motsvarande sätt kan en signalsekvens bestående av enbart signalniván “hög” förmedlas från en anslutning för kretsens IC2 matningsspänning Vcc. Dessa signalsekvenser bestående av konstanta signalnivàer illustreras, tillsammans med övriga signalsekvenser SAO-SA3, i figur 2c. 10 15 20 25 sos¿ss6 , to = 16 Endast åtta olika driftlågen exemplifieras i detta utförings- exempel. Med två inställningssignalingàngar Ml,M2, fyra signalanslutningar A0-A3 samt de tvà konstanta nivåerna GND,Vcc, kan man representera fler driftlägen. Beroende pà vilken. kombination av' anslutningar' Xl,X2 soul används mellan signalanslutningar AO~A3, signalnivàerna GND,Vcc och inställ- ningssignalingàngarna Ml,M2 kan upp till trettiotvà driftlägen representeras.
När styrsignalen SRl tas emot i styrsignalingàngen R försätts kretsen IC2 i inställningsläget och signalsekvensgeneratorn PG sänder signalsekvenserna SAO-SA3 pà respektive adressledning A0-A3. Mottagningen av dessa inställningssignaler SAO-SA3 samt de konstanta signalnivàerna “làg” och “hög" från signaljord GND respektive matningsspänning Vcc sker i signalsekvensdetektorn PD2. Baserat på vilken av sekvenserna SAO-SA3 som mottagits i respektive inställningssignalingàng Ml,M2, pekar signalsekvens- detektorn PD2 ut vilka av styrutgàngarna SO1,SO2,POl,PO2 som skall försättas till signalnivàn “làg” och vilka av styr- utgàngarna SOl,SO2,POl,PO2 som skall försättas till signalnivàn \\ hög/I .
Det andra uppfinningsenliga förfarandet omfattar följande förfarandesteg: - En användare väljer att försätta kretsen IC2 i det femte driftläget.
- En anslutning X1 görs mellan inställningssignalingången M1 och adressbussanslutningen AO. Anslutningen kan vara en bygling på det, i figuren ej visade kretskort på vilket kretsen IC2 är monterad, mellan de nämnda anslutningarna A0,M1. 10 15 20 25 30 ¿ , sus sse 17 - En anslutning X2 görs mellan inställningssignalingángen M2 och driftspänningsanslutningen Vcc. Anslutningen kan vara en bygling på det, i figuren ej visade kretskort på vilket kretsen IC2 är monterad, mellan de nämnda anslutningarna Vcc,M2.
- Försättande av kretsen IC2 i inställningsläget genom att en styrsignal SR1 sänds till kretsen IC2 via styrsignalingången R. Styrsignalen SR1 byter nivå S, från “làg” till “hög”, vid en tidpunkt mellan TO och T1 enligt figur 2c. Denna ändring detekteras i kretsen IC2 och när klockcykeln Tl-T2 börjar avbryts den normala driften i kretsen IC2 och kretsen IC2 försätts i inställningsläget.
- Sändning av signalsekvenserna SAO-SA3 från signalsekvensgeneratorn PG pà adressbussanslutningarna AO-AB.
Denna sändning sker under tidsintervallet DT, klockcyklerna Tl- T2, T2-T3 och T3-T4, illustrerat i figur 2c. Eftersom anslutningen X1 gjorts mellan adressledningen AO och inställ- ningssignalingángen M1 blir den inställningssignalsekvens SM1 som när inställningssignalingàngen M1, den som sänts från adressledningen AO som signalsekvens SAO. Den tid DT som inställningsläget varar styrs av en, i signalsekvensgeneratorn PG befintlig, första tidövervakningsenhet TU1. Denna första tidövervakningsenhet TU1 avbryter utsändningen av signalsek- från venserna SAO-SA3 signalsekvensgeneratorn PG när en i första tidövervakningsenheten TU1 lagrad tidsfrist, uttryckt i ett antal klockcykler hos klocksignalen SC1, uppnåtts.
- Mottagning i signalsekvensdetektorn PD2 i inställnings- läget av signalsekvensen SM1 som sänds ut från signalsekvens- generatorn PG via den utvalda adressledningen AO och anslutningen X1 till inställningssignalingángen M1. Dessutom mottages den konstanta signalnivàn 0 betecknad med en 10 15 20 25 30 505 :556 t 18 signalsekvens SM2 till den andra instållningssignalingàngen M2.
De mottagna signalsekvenserna SMl,SM2 lagras i den andra lagringsenheten SU2. Dessa signalsekvenser SMl,SM2 som efter inställningsläget finns tillgängliga i den andra lagrings- enheten SU2 avgör, genom den nedan beskrivna tolkningen, till vilket driftläge kretsen IC2 försätts.
- Tolkning i signalsekvensdetektorn PD2 av inställnings- signalsekvenserna SMl,SM2 och försättande av till styrutgångarna PO1,PO2,SO1,SO2 signalnivåerna “lág” “lág” “hög” respektive “hög” enligt tabellen i figur 2b. Detta innebär att läsminnets ROM styringáng SI1 sätts till nivån “hög” och har till följd att läsminnet ROM kopplas in på adressbussen AB och databussen DB. Läs- och skrivminnets RAM styringàng SI2 sätts också till nivå “hög” och har till följd att även läs- och skrivminnet RAM kopplas in till bussarna AB,DB. Skalnings- enheten PS tar emot signalnivåerna “lág” och “lág” pà signal- ingângarna PIl respektive PI2. Detta har till följd att skalningsenheten PS sänder ut klocksignalen SCl med den tredje frekvensen f3. Mottagningen av inställningssignalsekvenserna SMl,SM2 i signalsekvensdetektorn PD2 avbryts när den i en andra tidövervakningsenhet TU2 lagrade tidsfristen, uttryckt i ett antal klockcykler hos klocksignalen SCl, uppnåtts. Denna tidsfrist har samma utsträckning som den tidsfrist som är lagrad i den första tidövervakningsenheten TUl.
- Avslutning av driftlägesinställningen. I och med att inställningssignalerna SMl,SM2, efter klockcykel T3-T4, har mottagits_ i kretsen IC2 genom inställningssignalingàngarna Ml,M2 avslutas inställningen av driftläget. Detta sker på order från tidövervakningsenheterna TUl och TU2. Kretsen IC2 övergår därmed från inställningsläget till det femte driftläget, i 10 15 20 25 - _ _2_'505 556 vilket driftlâge kretsens IC2 alla enheter arbetar i enlighet med detta driftläge och adressledningarna A0-A3 återgår till att förmedla binära adresser.
I figur 2d illustreras de för uppfinningen. mest väsentliga förfarandestegen. Flödesdiagrammet är avsett att läsas tillsammans med nedanstående beskrivning.
- I ett första steg 201 väljer en användare att försätta kretsen IC2 i det femte driftläget.
- I ett andra steg 202 sammankopplas adressledningen A0 med den första' inställningssignalingången M1 och den andra instållningssignalingången M2 ansluts till driftspännings- anslutningen Vcc.
- I ett tredje steg 203 försätts kretsen IC2 i inställningsläget genom att en styrsignal SR1 sänds till kretsens IC2 styrsignalingång R.
- I ett fjärde steg 204 sänds inställningssignalsekvensen SAO fràn signalsekvensgeneratorn PG till signalsekvensdetektorn PD2 via inställningssignalingången M1. Den andra inställnings- signalsekvensen SM2 är den konstanta signalniván 1 och överförs till den andra inställningssignalingången M2 från driftspän- ningsanslutningen Vcc.
- I ett femte steg 205 tolkas de i signalsekvensdetektorn PD2 mottagna inställningssignalsekvenserna SMl,SM2.
- I ett sjätte steg 206 sätts signalsekvensdetektorns PD2 styrutgàngar SO1,SO2, PO1,PO2 till signalnivàerna “làg” “làg” “hög” respektive “hög", vilka signalnivàer därmed också hamnar 10 15 20 25 505 556 p ,» C 20 pà minnesenheternas RAM,ROM styringångar SI1,SI2 och skalnings- enhetens PS styringångar PI1,PI2.
- I ett sjunde steg 207 avslutas förfarandet med att kretsen IC2 övergår till det valda driftläget, i vilket driftläge adressledningarna AO-A3 används i enlighet med driftläget.
Enligt beskrivningen ovan görs sammankopplingarna av den valda adressledningen A0 med inställningssignalingången M1 samt driftspänningsanslutningen Vcc med den andra inställnings- signalingången M2 direkt med anslutningarna Xl,X2. Andra lösningar pà denna sammankoppling är möjliga, exempelvis genom en eller tvâ flervägsomkopplare som med en enkel omställning bringar de olika adressledningarna AO-A3 i kontakt med inställningssignalingångarna M1,M2. Dessutom kan man givetvis ansluta en och samma adressledning A0-A3 med båda inställningssignalingångarna Ml,M2.
I de båda exemplen som beskrivits ovan har adressledningarna AO-A3 pà adressbussen AB använts som signalutgångar för inställningssignalsekvenserna SAO-SA3. Orsaken till detta val är att adressledningarna A0-A3 till sin normala funktion är just signalutgángar. Emellertid är man enligt uppfinningen inte tvingad att använda anslutningar som i den normala driften är utgångar. Man kan tänka sig lösningar där även signalingángar, som ej visas i någon av figurerna, används till att i inställningsläget tillfälligt fungera som signalutgångar och sända inställningssignalsekvenserna SAO-SA3. I ett sådant fall måste dock hänsyn tas till de yttre enheter som är anslutna till dessa ingångar. Man måste meddela de yttre kretsarna att sluta signalera till den integrerade kretsen IC2, samt vidtaga .Q505 556 åtgärder för' att de yttre kretsarna inte skall ta skada av inställningssignalerna SAO-SA3.
Givetvis kan man slutligen tänka sig exempel med en blandning av signalingångar, signalutgångar samt dubbelriktade in/utgàng- ar som under inställningsläget fungerar som signalutgàngar.
Claims (20)
1. Förfarande för inställning av en integrerad krets (IC,IC2) i ett förutbestämt av minst två skilda driftlägen, vilken krets (IC) omfattar minst två signalanslutningar (AO-A3), en inställ- ningssignalingâng (M) som vid mottagande av en förutbestämd signalsekvens (SM1) försätter kretsen (IC) i det förutbestämda, av sekvensen (SMI) utpekade, driftläget, vilken krets (IC) även omfattar en styrsignalingáng (R) som vid mottagande av en styrsignal (SR1) försätter kretsen (IC) i ett inställningsläge, vid vilket inställningsläge signalanslutningarna (AO-A3) var och en utsânder olika förutbestämda signalsekvenser (SAO-SA3), vilket förfarande omfattar följande förfarandesteg: - val av ett av driftlägena; - anslutning auf en av signalanslutningarna (A0-A3) till inställningssignalingàngen (M), vilken signalanslutning (A3) vid inställningsläget utsânder en signalsekvens (SA3) som vid mottagande till inställningssignalingàngen (M) utpekar det valda driftläget; - mottagande av styrsignalen (SR1) (IC) pá styrsignalingàngen (R) så att kretsen försätts i inställningsläget och signalsekvensen (SA3) mottages till inställningssignalingángen (M); - försättande av kretsen (IC) i det av signalsekvensen (SA3) utpekade driftläget varvid signalanslutningarna (A0-A3) var och en fungerar i enlighet med det valda driftläget.
2. Förfarande för inställning av en integrerad krets (IC,IC2) i ett förutbestämt av minst tvà skilda driftlägen, vilken krets (IC2) omfattar minst två signalanslutningar (A0-A3), minst två inställningssignalingángar (M1,M2) som vid mottagande av minst en förutbestämd signalsekvens (SM1,SM2) försätter kretsen (IC2) 10 15 20 25 e _ -_É505 556 i det förutbestämda, av sekvensen (IC2) (SM1) utpekade, driftläget, vilken krets även omfattar en styrsignalingàng (R) som vid mottagande av en styrsignal (SR1) försätter kretsen (IC2) i ett inställningsläge, vid vilket inställningsläge signalanslut- ningarna (AO-A3) var och en utsänder olika förutbestämda signalsekvenser (SAO-SA3), vilket förfarande omfattar följande förfarandesteg: - val av ett av driftlägena; - anslutning av minst en av signalanslutningarna (AO-A3) till minst en av instållningssignalingàngarna (Ml,M2), vilken signalanslutning (AO) vid inställningslâget utsänder en signalsekvens (SAO) som vid mottagande till minst en av inställningssignalingàngarna (M1) utpekar det valda driftlâget; - mottagande av styrsignalen (SRl) på styrsignalingången (R) så att kretsen (IC2) försätts i inställningsläget och signalsekvensen (SAO) mottages till minst en av inställnings- signalingångarna (M1); - försättande av kretsen (IC2) i det av signalsekvensen (SAO) utpekade driftläget varvid signalanslutningarna (AO-A3) var och en fungerar i enlighet med det valda driftläget.
3. Förfarande enligt patentkrav 2, varvid en till kretsen (IC2) extern signalkälla (GND,Vcc) är ansluten till minst en av inställningssignalingångarna (Ml,M2).
4. Förfarande enligt något av patentkraven 1-3, varvid den integrerade kretsen (IC,IC2) vid sina driftlägen har signal- utgàngar (A0-A3) vilka utnyttjas för de nämnda signal- anslutningarna (AO-A3).
5. Förfarande enligt något av patentkraven 1-3, varvid den integrerade kretsen (IC,IC2) vid sina driftlägen har signal- 10 15 20 25 505 556 t 24 ingångar (AO-A3) vilka utnyttjas för de nämnda signal- anslutningarna (AO-A3).
6. Förfarande enligt något av patentkraven 1-3, varvid den integrerade kretsen (IC,IC2) vid sina driftlägen har minst en signalutgång (AO-A1) och minst en signalingång (A2-A3) vilken utgång och ingång utnyttjas för de nämnda signalanslutningarna (A0-A3).
7. Förfarande enligt något av patentkraven 1-3, varvid den integrerade kretsen (IC,IC2) vid sina driftlägen har dubbelriktade signalingångar/signalutgángar (A0-A3) vilka utnyttjas för de nämnda signalanslutningarna (A0-A3).
8. Förfarande enligt något av patentkraven 1-3, varvid den integrerade kretsen (IC,IC2) vid sina driftlägen har adress- ledningar (AO-A3) på en adressbuss (AB) vilka adressledningar (A0-A3) utnyttjas för de nämnda signalanslutningarna (AO-A3).
9. Förfarande enligt något av patentkraven 1-3, varvid den integrerade kretsen (IC,IC2) vid sina driftlägen har dataledningar (DO-D3) på en databuss (DB) vilka dataledningar (DO-D3) utnyttjas för de nämnda signalanslutningarna (AO-A3).
10. Förfarande enligt något av patentkraven 1-3, varvid den integrerade kretsen (IC,IC2) vid sina driftlägen har minst en adressledning (A0) på en adressbuss (AB) samt minst en dataledning (DO) på en databuss (DB) vilken adressledning (A0) och. dataledning (DO) utnyttjas för' de nämnda signalanslut- ningarna (AO-A3).
11. Integrerad krets (IC) omfattande: - minst en signalsekvensgenerator (PG), vilken signal- sekvensgenerator (PG) omfattar minst två signalanslutningar lO 15 20 25 30 l P a sus 556 (AO-A3), vilken signalsekvensgenerator (PG) via signalanslut- ningarna (A0-A3) sänder inställningssignalsekvenser (SAO-SA3); - minst en signalsekvensdetektor (PD), vilken signal- sekvensdetektor (PD) omfattar dels en inställningssignalingàng (M), dels minst två styrutgàngar (PO1,PO2, SOl,SO2), vilken signalsekvensdetektor (PD) i beroende av den mottagna inställ- ningssignalsekvensen (SM1) försätter styrutgàngarna (PO1,PO2, SOl,SO2) var och en till en av två signalniváer; - en förbindelse (X) mellan en av signalanslutningarna (A3) och inställningssignalingàngen (M); och - minst en tidövervakningsenhet (TU1, TU2), vilken tidöver- vakningsenhet (TU1,TU2) omfattar medel för att- avbryta signalsekvensgeneratorns (PG) utsändning av inställningssignal- sekvenserna (SAO-SA3).
12. Integrerad krets (IC2) omfattande: - minst en signalsekvensgenerator (PG), vilken signal- sekvensgenerator (PG) omfattar minst tvà signalanslutningar (AO-A3), vilken signalsekvensgenerator (PG) via signalanslut- ningarna (AO-A3) sänder inställningssignalsekvenser (SAO-SA3); - minst en signalsekvensdetektor (PD2), vilken signal- sekvensdetektor (PD2) omfattar dels minst tvà inställnings- signalingàngar (Ml,M2), dels minst tvâ styrutgàngar (PO1,PO2, SOl,SO2), vilken signalsekvensdetektor (PD2) i beroende av de mottagna inställningssignalsekvenserna (SMl,SM2) försätter styrutgángarna (POl,PO2, SOl,SO2) var och en till en av två signalniváer; - minst två förbindelser (X1,X2), vilka förbindelser (X1) upprätthåller kontakt mellan minst en av signalanslutningarna (AO) och minst en av inställningssignalingàngarna (M1); och - minst en tidövervakningsenhet (TU1,TU2), vilken tidöver- vakningsenhet (TUl,TU2) omfattar medel för att avbryta signals- 10 15 20 25 505 1556 è 26 ekvensgeneratorns (PG) utsändning av inställningssignal- sekvenserna (SAO-SA3).
13. Integrerad krets (IC2) enligt patentkrav 12, varvid en till kretsen (IC2) extern signalkälla (GND,Vcc) är ansluten till minst en av inställningssignalingángarna (M1,M2).
14. Integrerad krets (IC,IC2) enligt något av patentkraven 11- 13, varvid signalanslutningarna (AO-A3) är signalutgàngar.
15. Integrerad krets (IC,IC2) enligt något av patentkraven 11- 13, varvid signalanslutningarna (AO-A3) är signalingàngar.
16. Integrerad krets (IC,IC2) enligt något av patentkraven 11- 13, varvid signalanslutningarna (AO-A3) omfattar minst en signalutgáng samt minst en signalingàng.
17. Integrerad krets (IC,IC2) enligt något av patentkraven 11- 13, varvid signalanslutningarna (A0-A3) omfattar minst en dubbelriktad signalutgàng/signalingång_
18. Integrerad krets (IC,IC2) enligt något av patentkraven ll- l3, varvid kretsen (IC,IC2) omfattar en adressbuss (AB) och att signalanslutningarna (AO-A3) utgör en del av adressbussen (AB).
19. Integrerad krets (IC,IC2) enligt något av patentkraven 11- 13, varvid kretsen (IC,IC2) omfattar en databuss (DB) och att signalanslutningarna (AO-A3) utgör en del av databussen (DB).
20. Integrerad krets (IC,IC2) enligt något av patentkraven 11- 13, varvid kretsen (IC,IC2) omfattar en adressbuss (AB) och en databuss (DB), varvid signalanslutningarna (A0-A3) omfattar minst en adressledning (A0) pà adressbussen (AB) samt minst en dataledning (DO) på databussen (DB).
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9504583A SE505556C2 (sv) | 1995-12-21 | 1995-12-21 | Förfarande för inställning av en integrerad krets i ett förutbestämt av minst två skilda driftlägen samt integrerad krets |
PCT/SE1996/001660 WO1997023827A1 (en) | 1995-12-21 | 1996-12-13 | Method for setting the operating mode of an integrated circuit and an integrated circuit |
AU12167/97A AU1216797A (en) | 1995-12-21 | 1996-12-13 | Method for setting the operating mode of an integrated circuit and an integrated circuit |
EP96943434A EP0868694A1 (en) | 1995-12-21 | 1996-12-13 | Method for setting the operating mode of an integrated circuit and an integrated circuit |
US08/770,902 US5937180A (en) | 1995-12-21 | 1996-12-20 | Method and apparatus relating to a telecommunications system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9504583A SE505556C2 (sv) | 1995-12-21 | 1995-12-21 | Förfarande för inställning av en integrerad krets i ett förutbestämt av minst två skilda driftlägen samt integrerad krets |
Publications (3)
Publication Number | Publication Date |
---|---|
SE9504583D0 SE9504583D0 (sv) | 1995-12-21 |
SE9504583L SE9504583L (sv) | 1997-06-22 |
SE505556C2 true SE505556C2 (sv) | 1997-09-15 |
Family
ID=20400672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE9504583A SE505556C2 (sv) | 1995-12-21 | 1995-12-21 | Förfarande för inställning av en integrerad krets i ett förutbestämt av minst två skilda driftlägen samt integrerad krets |
Country Status (5)
Country | Link |
---|---|
US (1) | US5937180A (sv) |
EP (1) | EP0868694A1 (sv) |
AU (1) | AU1216797A (sv) |
SE (1) | SE505556C2 (sv) |
WO (1) | WO1997023827A1 (sv) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6894501B1 (en) * | 2002-05-21 | 2005-05-17 | Volterra Semiconductor, Inc. | Selecting multiple settings for an integrated circuit function using a single integrated circuit terminal |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5101498A (en) * | 1987-12-31 | 1992-03-31 | Texas Instruments Incorporated | Pin selectable multi-mode processor |
GB2214337B (en) * | 1988-01-05 | 1991-11-27 | Texas Instruments Ltd | Improvements in or relating to integrated circuits |
US4850011A (en) * | 1988-01-13 | 1989-07-18 | Redcom Laboratories, Inc. | Key telephone system providing selection of key or PBX operational modes |
JP2650124B2 (ja) * | 1989-07-11 | 1997-09-03 | 三菱電機株式会社 | 半導体集積回路 |
US5438672A (en) * | 1990-12-18 | 1995-08-01 | National Semiconductor Corporation | Microcontroller emulator for plural device architecture configured by mode control data and operated under control code transmitted via same switching bus |
US5452289A (en) * | 1993-01-08 | 1995-09-19 | Multi-Tech Systems, Inc. | Computer-based multifunction personal communications system |
US5453986A (en) * | 1993-01-08 | 1995-09-26 | Multi-Tech Systems, Inc. | Dual port interface for a computer-based multifunction personal communication system |
US5619496A (en) * | 1994-06-10 | 1997-04-08 | Harris Corporation | Integrated network switch having mixed mode switching with selectable full frame/half frame switching |
US5598401A (en) * | 1995-03-21 | 1997-01-28 | Motorola, Inc. | Apparatus and method for a digital data communications device to operate in an analog mode |
US5778024A (en) * | 1996-02-01 | 1998-07-07 | Qualcomm Incorporated | Dual-mode communications processor |
-
1995
- 1995-12-21 SE SE9504583A patent/SE505556C2/sv not_active IP Right Cessation
-
1996
- 1996-12-13 EP EP96943434A patent/EP0868694A1/en not_active Withdrawn
- 1996-12-13 WO PCT/SE1996/001660 patent/WO1997023827A1/en not_active Application Discontinuation
- 1996-12-13 AU AU12167/97A patent/AU1216797A/en not_active Abandoned
- 1996-12-20 US US08/770,902 patent/US5937180A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
SE9504583L (sv) | 1997-06-22 |
SE9504583D0 (sv) | 1995-12-21 |
AU1216797A (en) | 1997-07-17 |
US5937180A (en) | 1999-08-10 |
EP0868694A1 (en) | 1998-10-07 |
WO1997023827A1 (en) | 1997-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA2035935A1 (en) | Signaling cell switching system | |
US7596635B2 (en) | Method and apparatus for providing redundant I/O adapters in machine and process controllers | |
US10564225B2 (en) | Battery monitoring system, signal transmission method, and semiconductor device for monitoring batteries | |
SE505556C2 (sv) | Förfarande för inställning av en integrerad krets i ett förutbestämt av minst två skilda driftlägen samt integrerad krets | |
JPS6410977B2 (sv) | ||
EP0494772A2 (en) | Cell switch and network with simplified testing | |
JPH07250069A (ja) | 双方向シリアル通信機能を有する制御機器及びシリアルポート用アダプタ | |
KR100265550B1 (ko) | 버스제어기를갖는데이타프로세서 | |
CN219842684U (zh) | 一种cphy和dphy切换装置 | |
CN220041090U (zh) | 接口电路、接口芯片 | |
JP3845302B2 (ja) | マルチ接続インタフェース回路 | |
KR100425580B1 (ko) | 에이티엠 스위치 및 그것의 자동 절체 방법 | |
JP3635810B2 (ja) | シーケンサのi/o切り替え装置 | |
US4905236A (en) | Circuit arrangement for designational reading of information of a bit group oriented, continuous information stream at an ISDN-oriented interface | |
JP2956385B2 (ja) | バスライン監視方式 | |
JPS61164427A (ja) | 電源制御装置 | |
JP3093052B2 (ja) | ケーブル誤接続補償回路 | |
KR20030055374A (ko) | 이중화된 스위치 보드 및 라인 접속 보드 사이의 클럭동기화를 위한 시스템 | |
KR19980025721A (ko) | Atm 단말에서 utopia인터페이스와 fifo인터페이스의 정합 장치 | |
EP0485164B1 (en) | Bidirectional signal transfer apparatus | |
JPH08191319A (ja) | データ通信システム | |
KR20050006783A (ko) | 확장가능한 범용 스위치 패브릭 장치 | |
CN117043691A (zh) | I/o单元以及通信系统 | |
KR100202991B1 (ko) | 전전자 교환기의 타임 슬롯 스위치와 디바이스간 정합 장치의 이중화 회로 | |
JPH1127340A (ja) | 通信装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
NUG | Patent has lapsed |