JPH05257859A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05257859A JPH05257859A JP5310292A JP5310292A JPH05257859A JP H05257859 A JPH05257859 A JP H05257859A JP 5310292 A JP5310292 A JP 5310292A JP 5310292 A JP5310292 A JP 5310292A JP H05257859 A JPH05257859 A JP H05257859A
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- data
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Abstract
(57)【要約】
【目的】メモリバスを使用するバスマスタの主記憶との
データ転送において、他のバスマスタが待たされている
場合にはプリフェッチを行わなわないようにし、プリフ
ェッチの効果を生かし、情報処理装置の総合性能を向上
させる。 【構成】メモリバスを監視している判定部１１によりメ
モリバスの使用権の獲得を認識し、同じく、検出部１２
により他のバスマスタｂ３ｂ〜ｃ３ｃのバス使用要求の
有無を認識し、制御部１３によりプリフェッチを行うか
否かを決定する。
データ転送において、他のバスマスタが待たされている
場合にはプリフェッチを行わなわないようにし、プリフ
ェッチの効果を生かし、情報処理装置の総合性能を向上
させる。 【構成】メモリバスを監視している判定部１１によりメ
モリバスの使用権の獲得を認識し、同じく、検出部１２
により他のバスマスタｂ３ｂ〜ｃ３ｃのバス使用要求の
有無を認識し、制御部１３によりプリフェッチを行うか
否かを決定する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に主記憶装置に対するプリフェッチ機能に関する。
特に主記憶装置に対するプリフェッチ機能に関する。
【０００２】
【従来の技術】従来の情報処理装置では、主記憶装置に
対してメモリバスを介して接続されている主記憶使用手
段プロセッサ及びＩ／Ｏアダプタ等（以下バスマスタと
呼ぶ）は、主記憶装置からデータを読み出す場合、本来
必要とするデータの他に、将来使用する可能性が高いデ
ータをまとめて読み出し、実際に使用するまでバスマス
タ内で保持しておくことがある。これは、その時点では
使用しないが、後に使用する可能性が高いデータをあら
かじめ読み込んでおくこと（以下、プリフェッチと呼
ぶ）で、実行的な読み出し時間を短縮させる方法であ
り、情報処理装置で広く行われている。
対してメモリバスを介して接続されている主記憶使用手
段プロセッサ及びＩ／Ｏアダプタ等（以下バスマスタと
呼ぶ）は、主記憶装置からデータを読み出す場合、本来
必要とするデータの他に、将来使用する可能性が高いデ
ータをまとめて読み出し、実際に使用するまでバスマス
タ内で保持しておくことがある。これは、その時点では
使用しないが、後に使用する可能性が高いデータをあら
かじめ読み込んでおくこと（以下、プリフェッチと呼
ぶ）で、実行的な読み出し時間を短縮させる方法であ
り、情報処理装置で広く行われている。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置のプリフェッチ方法では、複数のバスマスタが同
時に主記憶装置をアクセスした場合、優先権の高いバス
マスタが主記憶装置及びメモリバスを使用している間、
他のバスマスタは待たされる。従って、その時点では必
要のないデータまたは将来も必要ないデータであっても
区別なく主記憶装置をアクセスすることになるため、他
のバスマスタの必要な主記憶アクセスを阻害し、情報処
理装置の総合性能が十分向上しないという問題点があ
る。
理装置のプリフェッチ方法では、複数のバスマスタが同
時に主記憶装置をアクセスした場合、優先権の高いバス
マスタが主記憶装置及びメモリバスを使用している間、
他のバスマスタは待たされる。従って、その時点では必
要のないデータまたは将来も必要ないデータであっても
区別なく主記憶装置をアクセスすることになるため、他
のバスマスタの必要な主記憶アクセスを阻害し、情報処
理装置の総合性能が十分向上しないという問題点があ
る。
【０００４】本発明の目的は、上記の欠点を解消し、メ
モリバスを監視している判定部１１によりメモリバスの
使用権の獲得を認識し、同じく、検出部１２により他の
バスマスタｂ３ｂ〜ｃ３ｃのバス使用要求の有無を認識
し、制御部１３によりプリフェッチを行うか否かを決定
することにより、他のバスマスタが待たされている場合
にはプリフェッチを行わなわないようにし、プリフェッ
チの効果を生かし、総合性能を向上させ、また、プリフ
ェッチバッファを有することにより、総合性能を更に向
上させる情報処理装置を提供することにある。
モリバスを監視している判定部１１によりメモリバスの
使用権の獲得を認識し、同じく、検出部１２により他の
バスマスタｂ３ｂ〜ｃ３ｃのバス使用要求の有無を認識
し、制御部１３によりプリフェッチを行うか否かを決定
することにより、他のバスマスタが待たされている場合
にはプリフェッチを行わなわないようにし、プリフェッ
チの効果を生かし、総合性能を向上させ、また、プリフ
ェッチバッファを有することにより、総合性能を更に向
上させる情報処理装置を提供することにある。
【０００５】
【課題を解決するための手段】本第一の発明の情報処理
装置は、主記憶装置と、この主記憶装置をメモリバスを
介して共有する複数の主記憶使用手段とを有する情報処
理装置において、主記憶使用手段に、メモリバスを監視
しそのメモリバスが使用可能か否かを判定する判定手段
と、メモリバスに対する他の主記憶使用手段からの使用
要求が発生しているか否かを検出する検出手段と、判定
手段と検出手段の結果により主記憶装置に対するデータ
転送要求時の転送量を制御する制御手段とを備えてい
る。
装置は、主記憶装置と、この主記憶装置をメモリバスを
介して共有する複数の主記憶使用手段とを有する情報処
理装置において、主記憶使用手段に、メモリバスを監視
しそのメモリバスが使用可能か否かを判定する判定手段
と、メモリバスに対する他の主記憶使用手段からの使用
要求が発生しているか否かを検出する検出手段と、判定
手段と検出手段の結果により主記憶装置に対するデータ
転送要求時の転送量を制御する制御手段とを備えてい
る。
【０００６】本第二の発明の情報処理装置は、上記第一
の発明の情報処理装置において、主記憶使用手段に、制
御手段により必要とするデータ転送量以上のデータ転送
を行った場合に必要としない転送データのみを後に必要
となった場合に使用できるように一時的に保持するプリ
フェッチバッファを有している。
の発明の情報処理装置において、主記憶使用手段に、制
御手段により必要とするデータ転送量以上のデータ転送
を行った場合に必要としない転送データのみを後に必要
となった場合に使用できるように一時的に保持するプリ
フェッチバッファを有している。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例の情報処理装置の
構成図である。
構成図である。
【０００９】図１において、本実施例の情報処理装置
は、主記憶装置１と、メモリバス２と、主記憶装置１を
メモリバス２を介して共有する複数の主記憶使用手段で
あるバスマスタａ３ａ〜ｃ３ｃとから構成されている。
は、主記憶装置１と、メモリバス２と、主記憶装置１を
メモリバス２を介して共有する複数の主記憶使用手段で
あるバスマスタａ３ａ〜ｃ３ｃとから構成されている。
【００１０】そして、バスマスタａ３ａ〜ｃ３ｃのう
ち、バスマスタａ３ａには、メモリバス２を監視しメモ
リバス２が使用可能か否かを判定する判定部１１と、メ
モリバス２に対する他のバスマスタｂ３ｂ〜ｃ３ｃから
の使用要求が発生しているか否かを検出する検出部１２
と、判定部１１の出力であるメモリバス使用許可信号１
００及び検出部１２の出力であるメモリバス使用保留信
号１０１の状態により主記憶装置１に対する処理部１０
からのデータ転送要求時の転送量をメモリバス２へ出力
する制御部１３とを備え、バスマスタａ３ａ内のデータ
処理を行う処理部１０が必要とするデータ転送量以上の
データ転送を行った場合に、必要としない転送データの
みを後に必要となった場合に使用できるように一時的に
保持するプリフェッチバッファ１４を有している。
ち、バスマスタａ３ａには、メモリバス２を監視しメモ
リバス２が使用可能か否かを判定する判定部１１と、メ
モリバス２に対する他のバスマスタｂ３ｂ〜ｃ３ｃから
の使用要求が発生しているか否かを検出する検出部１２
と、判定部１１の出力であるメモリバス使用許可信号１
００及び検出部１２の出力であるメモリバス使用保留信
号１０１の状態により主記憶装置１に対する処理部１０
からのデータ転送要求時の転送量をメモリバス２へ出力
する制御部１３とを備え、バスマスタａ３ａ内のデータ
処理を行う処理部１０が必要とするデータ転送量以上の
データ転送を行った場合に、必要としない転送データの
みを後に必要となった場合に使用できるように一時的に
保持するプリフェッチバッファ１４を有している。
【００１１】次に、本実施例の情報処理装置の動作につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１において、処理部１０は、主記憶装置
１に格納してあるデータを参照するため、メモリバス２
に対して使用要求を行う。この時、メモリバス２上で
は、処理部１０が含まれているバスマスタａ３ａ以外の
バスマスタｂ３ｂ〜ｃ３ｃから使用要求も発生している
場合があり、これらの状態を監視している判定部１１
は、バスマスタａ３ａにメモリバス２の使用権があると
判定した場合にメモリバス使用許可信号１００を処理部
１０及び制御部１３に出力する。また、検出部１２は、
バスマスタａ３ａ以外のバスマスタｂ３ｂ〜ｃ３ｃのう
ちいずれかの使用要求が発生している場合に他バスマス
タ使用要求信号１０１を制御部１３へ出力する。制御部
１３では、メモリバス使用許可信号１００が出力される
場合、他のバスマスタ使用要求信号が出力されている
と、処理部１０が必要としているデータのみ主記憶装置
１が転送するようデータ転送量をメモリバス２へ出力す
る。また、他バスマスタ使用要求信号１０１が出力され
ていないと、処理部１０が必要としているデータの他に
プリフェッチ用のデータをまとめて転送するようデータ
転送量をメモリバス２へ出力する。プリフェッチバッフ
ァ１４では、プリフェッチ用のデータが主記憶装置１よ
り転送されてくると、これを保持し、転送直後だけでな
く、後の転送によりプリフェッチバッファ１４がオーバ
フローするまで、処理部１０が必要になると、主記憶装
置１をアクセスすることなくデータを供給する。
１に格納してあるデータを参照するため、メモリバス２
に対して使用要求を行う。この時、メモリバス２上で
は、処理部１０が含まれているバスマスタａ３ａ以外の
バスマスタｂ３ｂ〜ｃ３ｃから使用要求も発生している
場合があり、これらの状態を監視している判定部１１
は、バスマスタａ３ａにメモリバス２の使用権があると
判定した場合にメモリバス使用許可信号１００を処理部
１０及び制御部１３に出力する。また、検出部１２は、
バスマスタａ３ａ以外のバスマスタｂ３ｂ〜ｃ３ｃのう
ちいずれかの使用要求が発生している場合に他バスマス
タ使用要求信号１０１を制御部１３へ出力する。制御部
１３では、メモリバス使用許可信号１００が出力される
場合、他のバスマスタ使用要求信号が出力されている
と、処理部１０が必要としているデータのみ主記憶装置
１が転送するようデータ転送量をメモリバス２へ出力す
る。また、他バスマスタ使用要求信号１０１が出力され
ていないと、処理部１０が必要としているデータの他に
プリフェッチ用のデータをまとめて転送するようデータ
転送量をメモリバス２へ出力する。プリフェッチバッフ
ァ１４では、プリフェッチ用のデータが主記憶装置１よ
り転送されてくると、これを保持し、転送直後だけでな
く、後の転送によりプリフェッチバッファ１４がオーバ
フローするまで、処理部１０が必要になると、主記憶装
置１をアクセスすることなくデータを供給する。
【００１３】
【発明の効果】以上説明したように、本発明の情報処理
装置は、複数のバスマスタが同時に主記憶をアクセスし
た場合、つまり、他のバスマスタが自バスマスタのデー
タ転送中に待たされている場合には、プリフェッチを行
われないように制御することにより、他のバスマスタの
待時間を増加させず、かつ、単一のバスマスタのみが主
記憶装置をアクセスした場合にはプリフェッチを行うた
め、プリフェッチの効果を生かすことができ、情報処理
装置の総合性能を向上させることができるという効果が
ある。
装置は、複数のバスマスタが同時に主記憶をアクセスし
た場合、つまり、他のバスマスタが自バスマスタのデー
タ転送中に待たされている場合には、プリフェッチを行
われないように制御することにより、他のバスマスタの
待時間を増加させず、かつ、単一のバスマスタのみが主
記憶装置をアクセスした場合にはプリフェッチを行うた
め、プリフェッチの効果を生かすことができ、情報処理
装置の総合性能を向上させることができるという効果が
ある。
【００１４】また、プリフェッチバッファを有すること
により、複数のバスマスタがメモリバスを使用していな
い時に取り込んだデータを複数のバスマスタがメモリバ
スを使用している時に必要となっても主記憶装置をアク
セスする必要がなく、従って、メモリバスのトラフィッ
クのばらつきが少なくなり、実行的な主記憶アクセス時
間をより短縮し、情報処理装置の総合性能を更に向上さ
せることができるという効果がある。
により、複数のバスマスタがメモリバスを使用していな
い時に取り込んだデータを複数のバスマスタがメモリバ
スを使用している時に必要となっても主記憶装置をアク
セスする必要がなく、従って、メモリバスのトラフィッ
クのばらつきが少なくなり、実行的な主記憶アクセス時
間をより短縮し、情報処理装置の総合性能を更に向上さ
せることができるという効果がある。
【図１】本発明の一実施例の情報処理装置の構成図であ
る。
る。
１ 主記憶装置 ２ メモリバス ３ａ バスマスタａ ３ｂ バスマスタｂ ３ｃ バスマスタｃ １０ 処理部 １１ 判定部 １２ 検査部 １３ 制御部 １４ プリフェッチバッファ １００ メモリバス使用許可信号 １０１ 他バスマスタ使用要求信号
Claims (2)
- 【請求項１】 主記憶装置と、この主記憶装置をメモリ
バスを介して共有する複数の主記憶使用手段とを有する
情報処理装置において、 前記主記憶使用手段に、前記メモリバスを監視しそのメ
モリバスが使用可能か否かを判定する判定手段と、前記
メモリバスに対する他の主記憶使用手段からの使用要求
が発生しているか否かを検出する検出手段と、前記判定
手段と前記検出手段の結果により前記主記憶装置に対す
るデータ転送要求時の転送量を制御する制御手段とを備
えることを特徴とする情報処理装置。 - 【請求項２】 請求項１記載の情報処理装置において、
前記主記憶使用手段に、前記制御手段により必要とする
データ転送量以上のデータ転送を行った場合に必要とし
ない転送データのみを後に必要となった場合に使用でき
るように一時的に保持するプリフェッチバッファを有す
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05310292A JP3145765B2 (ja) | 1992-03-12 | 1992-03-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05310292A JP3145765B2 (ja) | 1992-03-12 | 1992-03-12 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257859A true JPH05257859A (ja) | 1993-10-08 |
| JP3145765B2 JP3145765B2 (ja) | 2001-03-12 |
Family
ID=12933431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05310292A Expired - Fee Related JP3145765B2 (ja) | 1992-03-12 | 1992-03-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145765B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2328090A2 (en) | 2009-11-25 | 2011-06-01 | Fujitsu Limited | Cache memory control device, semiconductor integrated circuit, and cache memory control method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101652408B1 (ko) * | 2015-01-30 | 2016-08-30 | 경일대학교산학협력단 | 로킹 체어 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113750A (ja) * | 1986-10-31 | 1988-05-18 | Toshiba Corp | 情報処理システム |
-
1992
- 1992-03-12 JP JP05310292A patent/JP3145765B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113750A (ja) * | 1986-10-31 | 1988-05-18 | Toshiba Corp | 情報処理システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2328090A2 (en) | 2009-11-25 | 2011-06-01 | Fujitsu Limited | Cache memory control device, semiconductor integrated circuit, and cache memory control method |
| US8713291B2 (en) | 2009-11-25 | 2014-04-29 | Fujitsu Limited | Cache memory control device, semiconductor integrated circuit, and cache memory control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3145765B2 (ja) | 2001-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990302 |
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| LAPS | Cancellation because of no payment of annual fees |