JPH056902B2 - - Google Patents
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- JPH056902B2 JPH056902B2 JP12616086A JP12616086A JPH056902B2 JP H056902 B2 JPH056902 B2 JP H056902B2 JP 12616086 A JP12616086 A JP 12616086A JP 12616086 A JP12616086 A JP 12616086A JP H056902 B2 JPH056902 B2 JP H056902B2
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- transfer
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- 230000006835 compression Effects 0.000 claims description 30
- 238000007906 compression Methods 0.000 claims description 30
- 230000006837 decompression Effects 0.000 claims description 29
- 238000001514 detection method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピユータシステムを用
いた画像処理装置に備えられ、周辺機器とメモリ
との間でDMA（direct memory access）転送を
行なうデータ転送装置に関する。
いた画像処理装置に備えられ、周辺機器とメモリ
との間でDMA（direct memory access）転送を
行なうデータ転送装置に関する。
従来の技術
第３図は従来のデータ転送装置の一例を示すブ
ロツク図である。
ロツク図である。
このデータ転送装置は、読取り・書込み回路１
との間で生画像データａを授受して符号化／複合
化を行なう圧縮復元回路２と、この圧縮復元回路
２にシステムバス３を介して接続し、圧縮データ
を一時的に格納するメモリ装置４と、圧縮復元回
路２とメモリ装置４との間のDMA転送を制御す
るDMA制御部５とを備えている。そして、この
データ転送装置は、システムバス３及びDMA制
御部５に接続した中央処理装置（CPU）６によ
つて制御されるようになつている。
との間で生画像データａを授受して符号化／複合
化を行なう圧縮復元回路２と、この圧縮復元回路
２にシステムバス３を介して接続し、圧縮データ
を一時的に格納するメモリ装置４と、圧縮復元回
路２とメモリ装置４との間のDMA転送を制御す
るDMA制御部５とを備えている。そして、この
データ転送装置は、システムバス３及びDMA制
御部５に接続した中央処理装置（CPU）６によ
つて制御されるようになつている。
以上のように構成されたデータ転送装置の動作
について、第３図及び第４図のタイミングチヤー
トを参照して説明する。
について、第３図及び第４図のタイミングチヤー
トを参照して説明する。
まず、CPU６のコマンドにより圧縮復元回路
２が起動される。この起動によつて、圧縮復元回
路２はデータ転送要求信号ｂでDMA制御部５に
圧縮画像データの転送要求を行なう。DMA制御
部５は、このデータ転送要求信号ｂを受信すると
直ちにバス要求信号ＣをCPU６に発して、シス
テムバス３の明渡しを要求する。するとCPU６
はシステムバス３を介して実行しているプログラ
ム中の命令の切目でプログラムの実行を停止す
る。そして、CPU６はシステムバス３を解放す
るとともに、バス要求信号Ｃに対する応答信号で
あるバス使用可信号ｄをDMA制御部５へ出力し
て、DMA制御部５にシステムバス３の明渡しを
知らせる。このようにして、DMA制御部５はシ
ステムバス３を占有するようになる。すると、
DMA制御部５は、CPU６によつて予めセツトさ
れているDMAアドレスデータをシステムバス３
を介してメモリ装置４へ送出する一方、圧縮復元
回路２にデータ転送可信号ｅを出力して、メモリ
装置４と圧縮復元回路２との間で圧縮画像データ
の直接転送（いわゆるDMA転送）を行なう。
DMA制御部５は予めセツトされている転送バイ
ト数分の直接転送が終了するとシステムバス３を
CPU６に復帰接続させる。このデータ転送装置
では、以上のようにしてデータ転送を行なつてい
た。
２が起動される。この起動によつて、圧縮復元回
路２はデータ転送要求信号ｂでDMA制御部５に
圧縮画像データの転送要求を行なう。DMA制御
部５は、このデータ転送要求信号ｂを受信すると
直ちにバス要求信号ＣをCPU６に発して、シス
テムバス３の明渡しを要求する。するとCPU６
はシステムバス３を介して実行しているプログラ
ム中の命令の切目でプログラムの実行を停止す
る。そして、CPU６はシステムバス３を解放す
るとともに、バス要求信号Ｃに対する応答信号で
あるバス使用可信号ｄをDMA制御部５へ出力し
て、DMA制御部５にシステムバス３の明渡しを
知らせる。このようにして、DMA制御部５はシ
ステムバス３を占有するようになる。すると、
DMA制御部５は、CPU６によつて予めセツトさ
れているDMAアドレスデータをシステムバス３
を介してメモリ装置４へ送出する一方、圧縮復元
回路２にデータ転送可信号ｅを出力して、メモリ
装置４と圧縮復元回路２との間で圧縮画像データ
の直接転送（いわゆるDMA転送）を行なう。
DMA制御部５は予めセツトされている転送バイ
ト数分の直接転送が終了するとシステムバス３を
CPU６に復帰接続させる。このデータ転送装置
では、以上のようにしてデータ転送を行なつてい
た。
発明が解決しようとする問題点
しかしながら、このようなデータ転送装置で
は、DMA制御部は予めセツトされている転送バ
イト数分の直接転送が終了するまでシステムバス
の占有を保持するため、圧縮復元回路で発生した
データバイト数がこのセツトされた転送バイト数
に達しない場合、DMA制御部がシステムバスを
占有した状態になり（第４図参照）、CPUのプロ
グラムの実行が停止したままとなる。
は、DMA制御部は予めセツトされている転送バ
イト数分の直接転送が終了するまでシステムバス
の占有を保持するため、圧縮復元回路で発生した
データバイト数がこのセツトされた転送バイト数
に達しない場合、DMA制御部がシステムバスを
占有した状態になり（第４図参照）、CPUのプロ
グラムの実行が停止したままとなる。
この対策として、１回の転送バイト数を１バイ
トとしてデータ転送を行なう方法があるが、この
方法では、CPU，DMA制御部それぞれに対する
システムバスの明渡し回数がふえてデータ転送の
速度が遅くなるという欠点があつた。
トとしてデータ転送を行なう方法があるが、この
方法では、CPU，DMA制御部それぞれに対する
システムバスの明渡し回数がふえてデータ転送の
速度が遅くなるという欠点があつた。
本発明は、上記問題点に鑑みてなされたもの
で、圧縮復元回路が圧縮動作を行なうときに、圧
縮復元回路で発生する圧縮画像データがDMA制
御部にセツトされている転送バイト数より少なく
てもDMA制御部がシステムバスの占有を保持し
つづけることなく、また、圧縮復元回路に大容量
のFiFoメモリを追加することなく、システムバ
スの調停回数を少なくして、データを高速に転送
できるデータ転送装置を提供することを目的とす
る。
で、圧縮復元回路が圧縮動作を行なうときに、圧
縮復元回路で発生する圧縮画像データがDMA制
御部にセツトされている転送バイト数より少なく
てもDMA制御部がシステムバスの占有を保持し
つづけることなく、また、圧縮復元回路に大容量
のFiFoメモリを追加することなく、システムバ
スの調停回数を少なくして、データを高速に転送
できるデータ転送装置を提供することを目的とす
る。
問題点を解決するための手段
読取り・書込み回路との間で入出力される画像
データの符号化・複合化を行う圧縮復元回路と、
この圧縮復元回路からの圧縮データを一時的に格
納するメモリ部と、装置全体を制御する中央処理
装置と、前記圧縮復元回路と前記メモリ部と前記
中央処理装置とを接続するシステムバスと、前記
システムバスから中央処理装置を解放し、前記圧
縮データを前記メモリ部と前記圧縮復元回路との
間でDMA転送させるDMAコントローラとを有
し、前記DMAコントローラは前記圧縮データの
ライン終端符号を検出し、検出信号を出力するラ
イン終端符号検出部と、このライン終端符号検出
部からの検出信号あるいは予め設定した転送バイ
ト数に対応した終了信号の入力により、前記圧縮
復元回路と前記メモリ部間のDMA転送を中断し
て前記システムバスを前記中央処理装置に復帰接
続するDMA制御部とを備えたものである。
データの符号化・複合化を行う圧縮復元回路と、
この圧縮復元回路からの圧縮データを一時的に格
納するメモリ部と、装置全体を制御する中央処理
装置と、前記圧縮復元回路と前記メモリ部と前記
中央処理装置とを接続するシステムバスと、前記
システムバスから中央処理装置を解放し、前記圧
縮データを前記メモリ部と前記圧縮復元回路との
間でDMA転送させるDMAコントローラとを有
し、前記DMAコントローラは前記圧縮データの
ライン終端符号を検出し、検出信号を出力するラ
イン終端符号検出部と、このライン終端符号検出
部からの検出信号あるいは予め設定した転送バイ
ト数に対応した終了信号の入力により、前記圧縮
復元回路と前記メモリ部間のDMA転送を中断し
て前記システムバスを前記中央処理装置に復帰接
続するDMA制御部とを備えたものである。
作 用
中央処理装置のコマンドにより圧縮復元回路が
作動開始すると、所定の転送要求信号の授受が行
なわれる。この信号の授受によつて転送体制が整
つたことが確認された後、読取り・書込み回路と
圧縮復元回路との間で生画像データが、また、メ
モリ部と圧縮復元回路との間で圧縮画像データが
それぞれ転送される。そして、直接転送中のライ
ン毎の圧縮画像データ（以下、ライン圧縮データ
という）の区切りに出力されるライン終端符号
EOLがライン終端符号検出部で検出されると、
所定信号の応答の後、中央処理装置はシステムバ
スに復帰接続される。この後、例えば生画像デー
タの転送が中断してデータ転送要求が中断した場
合、すでに中央処理装置はシステムバスを占有し
ているのでプログラムは実行される。
作動開始すると、所定の転送要求信号の授受が行
なわれる。この信号の授受によつて転送体制が整
つたことが確認された後、読取り・書込み回路と
圧縮復元回路との間で生画像データが、また、メ
モリ部と圧縮復元回路との間で圧縮画像データが
それぞれ転送される。そして、直接転送中のライ
ン毎の圧縮画像データ（以下、ライン圧縮データ
という）の区切りに出力されるライン終端符号
EOLがライン終端符号検出部で検出されると、
所定信号の応答の後、中央処理装置はシステムバ
スに復帰接続される。この後、例えば生画像デー
タの転送が中断してデータ転送要求が中断した場
合、すでに中央処理装置はシステムバスを占有し
ているのでプログラムは実行される。
実施例
第１図は本発明の一実施例のデータ転送装置を
示すブロツク図である。
示すブロツク図である。
このデータ転送装置は、読取り・書込み回路１
１との間で生画像データｈを授受して符号化／複
合化を行なう圧縮復元回路１２と、この圧縮復元
回路１２にシステムバス１３を介して接続し、圧
縮データを一時的に格納するメモリ装置１４と、
圧縮復元回路１２とメモリ装置１４との間の
DMA転送を制御するDMAコントローラ１５と
を備えている。そして、このデータ転送装置は、
システムバス１３及びDMAコントローラ１５に
接続した中央処理装置（CPU）１６によつて制
御されるようになつている。
１との間で生画像データｈを授受して符号化／複
合化を行なう圧縮復元回路１２と、この圧縮復元
回路１２にシステムバス１３を介して接続し、圧
縮データを一時的に格納するメモリ装置１４と、
圧縮復元回路１２とメモリ装置１４との間の
DMA転送を制御するDMAコントローラ１５と
を備えている。そして、このデータ転送装置は、
システムバス１３及びDMAコントローラ１５に
接続した中央処理装置（CPU）１６によつて制
御されるようになつている。
DMAコントローラ１５は、システムバス１３
に接続し、圧縮画像データのライン終端符号
EOLを検出するライン終端符号検出部（以下、
検出部という）１７と、あらかじめ設定した転送
バイト数に転送量が達すると出力される転送バイ
ト数終了信号ｉ及びライン終端符号EOLの論理
和（OR）を取る回路を有し、いずれかの信号を
受信すると、CPU１６へのバス要求信号ｋをオ
フするDMA制御部１８とを備えている。
に接続し、圧縮画像データのライン終端符号
EOLを検出するライン終端符号検出部（以下、
検出部という）１７と、あらかじめ設定した転送
バイト数に転送量が達すると出力される転送バイ
ト数終了信号ｉ及びライン終端符号EOLの論理
和（OR）を取る回路を有し、いずれかの信号を
受信すると、CPU１６へのバス要求信号ｋをオ
フするDMA制御部１８とを備えている。
以上のように構成されたデータ転送回路の動作
について、第２図のタイミングチヤートを参照し
て説明する。
について、第２図のタイミングチヤートを参照し
て説明する。
まず、CPU１６はDMA制御部１８へ転送に必
要な転送スタートアドレスデータ、転送バイト数
データ等の指定信号を出力するとともに、DMA
制御部１８がデータ転送要求信号ｊを受付けでき
る状態にする。そして、CPU１６のコマンドに
より圧縮復元回路１２は動作を開始し、まず、
DMA制御部１８へデータ転送要求信号ｊを出力
し、読取り・書込み回路１１との間での生画像デ
ータｈについての、また、メモリ装置１４との間
での圧縮画像データについてのそれぞれの転送要
求を行なう。このうち圧縮画像データについての
データ転送要求信号ｊを受信すると、DMA制御
部１８は、バス要求信号ｋをCPU１６へ出力し、
システムバス１３の明渡しをCPU１６へ要求す
る。そして、システムバス１３を介してプログラ
ムを実行しているCPU１６は、一命令の実行サ
イクルが終了した時点で、システムバス１３を解
放して（第２図参照）、バス使用可信号を
DMA制御部１８へ出力し、システムバス１３を
明渡した（同時にDMAコントローラ１５がシス
テムバス１３を占有する）。ことを通知する。
DMAコントローラ１５がシステムバス１３を占
有すると、DMA制御部１８は、CPU１６によつ
て予めセツトされたDMAアドレスデータをシス
テムバス１３へ出力するとともに、圧縮復元回路
１２へデータ転送可信号ｍを出力し、このデータ
転送可信号ｍでアクセスを行うことによりメモリ
装置１４と圧縮復元回路１２との間の圧縮画像デ
ータの直接転送を制御する。そして、１ライン分
の圧縮画像データの転送が終了し、ライン終端符
号EOLが検出部１７で検出されると、バス放棄
信号ｎがDMA制御部１８へ出力される。このバ
ス放棄信号ｎによつてバス要求信号ｋはオフされ
て、CPU１６はシステムバス１３と復帰接続さ
れる。DMA制御部１８はシステムバス１３を占
有してからCPU１６にシステムバス１３を戻す
までの間、１バイト毎にシステムバス１３の明渡
しを行なわず、高速に圧縮画像データの直接転送
を行なつている。以下、同様にしてDMAコント
ローラ１５はライン圧縮データをパケツト単位に
分けて転送し、１パケツトのデータ転送終了毎に
システムバス１３の占有をCPU１６に戻すよう
にしている。
要な転送スタートアドレスデータ、転送バイト数
データ等の指定信号を出力するとともに、DMA
制御部１８がデータ転送要求信号ｊを受付けでき
る状態にする。そして、CPU１６のコマンドに
より圧縮復元回路１２は動作を開始し、まず、
DMA制御部１８へデータ転送要求信号ｊを出力
し、読取り・書込み回路１１との間での生画像デ
ータｈについての、また、メモリ装置１４との間
での圧縮画像データについてのそれぞれの転送要
求を行なう。このうち圧縮画像データについての
データ転送要求信号ｊを受信すると、DMA制御
部１８は、バス要求信号ｋをCPU１６へ出力し、
システムバス１３の明渡しをCPU１６へ要求す
る。そして、システムバス１３を介してプログラ
ムを実行しているCPU１６は、一命令の実行サ
イクルが終了した時点で、システムバス１３を解
放して（第２図参照）、バス使用可信号を
DMA制御部１８へ出力し、システムバス１３を
明渡した（同時にDMAコントローラ１５がシス
テムバス１３を占有する）。ことを通知する。
DMAコントローラ１５がシステムバス１３を占
有すると、DMA制御部１８は、CPU１６によつ
て予めセツトされたDMAアドレスデータをシス
テムバス１３へ出力するとともに、圧縮復元回路
１２へデータ転送可信号ｍを出力し、このデータ
転送可信号ｍでアクセスを行うことによりメモリ
装置１４と圧縮復元回路１２との間の圧縮画像デ
ータの直接転送を制御する。そして、１ライン分
の圧縮画像データの転送が終了し、ライン終端符
号EOLが検出部１７で検出されると、バス放棄
信号ｎがDMA制御部１８へ出力される。このバ
ス放棄信号ｎによつてバス要求信号ｋはオフされ
て、CPU１６はシステムバス１３と復帰接続さ
れる。DMA制御部１８はシステムバス１３を占
有してからCPU１６にシステムバス１３を戻す
までの間、１バイト毎にシステムバス１３の明渡
しを行なわず、高速に圧縮画像データの直接転送
を行なつている。以下、同様にしてDMAコント
ローラ１５はライン圧縮データをパケツト単位に
分けて転送し、１パケツトのデータ転送終了毎に
システムバス１３の占有をCPU１６に戻すよう
にしている。
ライン終端符号EOLの検出によつてシステム
バス１３がCPU１６に復帰接続した後、例えば
生画像データｈの転送中断などによりデータ転送
要求信号ｊがオフされても（第２図参照）、シス
テムバス１３の占有は、すでにCPU１６に戻さ
れているためプログラムが実行される。
バス１３がCPU１６に復帰接続した後、例えば
生画像データｈの転送中断などによりデータ転送
要求信号ｊがオフされても（第２図参照）、シス
テムバス１３の占有は、すでにCPU１６に戻さ
れているためプログラムが実行される。
また、CPU１６によつてDMA制御部１８に予
めセツトされた転送バイト数分の圧縮画像データ
の転送が終了したことを示す終了信号ｉがライン
終端符号EOLより早くDMA制御部１８に入力さ
れたときは、直ちにバス要求信号ｋがオフされ、
この後、上述と同様にしてCPU１６はシステム
バス１３と復帰接続される。この場合DMA制御
部１８がシステムバス１３と接続されている間、
高速に圧縮画像データの直接転送が行なわれる。
めセツトされた転送バイト数分の圧縮画像データ
の転送が終了したことを示す終了信号ｉがライン
終端符号EOLより早くDMA制御部１８に入力さ
れたときは、直ちにバス要求信号ｋがオフされ、
この後、上述と同様にしてCPU１６はシステム
バス１３と復帰接続される。この場合DMA制御
部１８がシステムバス１３と接続されている間、
高速に圧縮画像データの直接転送が行なわれる。
発明の効果
以上の説明から明らかなように、本発明は、ラ
イン終端符号を検出すると、DMAコントローラ
が占有していたシステムバスを中央処理装置に戻
す操作を行ない、ライン圧縮データのパケツト単
位に分けて転送し、１パケツトのデータ転送終了
毎にシステムバスの占有を中央処理装置に戻すよ
うにしているので、DMA制御部に予めセツトさ
れている転送バイト数よりも実際に転送するデー
タバイト数が少なくても、DMA制御部がシステ
ムバスの占有を保持しつづけることを無くすこと
ができる。また、このことにより、ライン圧縮デ
ータの転送中はDMA制御部がシステムバスを占
有できるため、継続するデータ転送要求に対して
システムバスの調停を行わないで高速に直接転送
が行なえる。
イン終端符号を検出すると、DMAコントローラ
が占有していたシステムバスを中央処理装置に戻
す操作を行ない、ライン圧縮データのパケツト単
位に分けて転送し、１パケツトのデータ転送終了
毎にシステムバスの占有を中央処理装置に戻すよ
うにしているので、DMA制御部に予めセツトさ
れている転送バイト数よりも実際に転送するデー
タバイト数が少なくても、DMA制御部がシステ
ムバスの占有を保持しつづけることを無くすこと
ができる。また、このことにより、ライン圧縮デ
ータの転送中はDMA制御部がシステムバスを占
有できるため、継続するデータ転送要求に対して
システムバスの調停を行わないで高速に直接転送
が行なえる。
第１図は本発明の一実施例のデータ転送装置を
示すブロツク図、第２図は同装置の動作例を示す
タイミングチヤート、第３図は従来のデータ転送
装置の一例を示すブロツク図、第４図は同装置の
動作例を示すタイミングチヤートである。 １１……読取り・書込み回路、１２……圧縮復
元回路、１３……システムバス、１４……メモリ
装置、１５……DMAコントローラ、１７……ラ
イン終端符号検出部、１８……DMA制御部。
示すブロツク図、第２図は同装置の動作例を示す
タイミングチヤート、第３図は従来のデータ転送
装置の一例を示すブロツク図、第４図は同装置の
動作例を示すタイミングチヤートである。 １１……読取り・書込み回路、１２……圧縮復
元回路、１３……システムバス、１４……メモリ
装置、１５……DMAコントローラ、１７……ラ
イン終端符号検出部、１８……DMA制御部。
Claims (1)
- １ 読取り・書込み回路との間で入出力される画
像データの符号化・複合化を行う圧縮復元回路
と、この圧縮復元回路からの圧縮データを一時的
に格納するメモリ部と、装置全体を制御する中央
処理装置と、前記圧縮復元回路と前記メモリ部と
前記中央処理装置とを接続するシステムバスと、
前記システムバスから中央処理装置を解放し、前
記圧縮データを前記メモリ部と前記圧縮復元回路
との間でDMA転送させるDMAコントローラと
を有し、前記DMAコントローラは前記圧縮デー
タのライン終端符号を検出し、検出信号を出力す
るライン終端符号検出部と、このライン終端符号
検出部からの検出信号あるいは予め設定した転送
バイト数に対応した終了信号の入力により、前記
圧縮復元回路と前記メモリ部間のDMA転送を中
断して前記システムバスを前記中央処理装置に復
帰接続するDMA制御部とを備えたことを特徴と
するデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12616086A JPS62282353A (ja) | 1986-05-30 | 1986-05-30 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12616086A JPS62282353A (ja) | 1986-05-30 | 1986-05-30 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62282353A JPS62282353A (ja) | 1987-12-08 |
| JPH056902B2 true JPH056902B2 (ja) | 1993-01-27 |
Family
ID=14928161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12616086A Granted JPS62282353A (ja) | 1986-05-30 | 1986-05-30 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62282353A (ja) |
-
1986
- 1986-05-30 JP JP12616086A patent/JPS62282353A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62282353A (ja) | 1987-12-08 |
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