JPH0118460B2 - - Google Patents
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- JPH0118460B2 JPH0118460B2 JP58232704A JP23270483A JPH0118460B2 JP H0118460 B2 JPH0118460 B2 JP H0118460B2 JP 58232704 A JP58232704 A JP 58232704A JP 23270483 A JP23270483 A JP 23270483A JP H0118460 B2 JPH0118460 B2 JP H0118460B2
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- 238000012545 processing Methods 0.000 claims description 86
- 238000004891 communication Methods 0.000 description 12
- 238000001994 activation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は入出力制御装置に係り、特に該装置の
障害時に障害情報の採集を行なう付属の装置によ
つて同障害情報の採集が行なわれる入出力制御装
置に関するものである。
障害時に障害情報の採集を行なう付属の装置によ
つて同障害情報の採集が行なわれる入出力制御装
置に関するものである。
最近の大形電子計算機等データ処理装置には、
障害が発生したとき、その障害情報を採集する独
立した装置を備えているものがある。この障害情
報採集機能をもつ装置は、監視装置あるいはサー
ビスプロセツサとよばれている（以下この装置を
SVP；Service Processorと略称する）。
障害が発生したとき、その障害情報を採集する独
立した装置を備えているものがある。この障害情
報採集機能をもつ装置は、監視装置あるいはサー
ビスプロセツサとよばれている（以下この装置を
SVP；Service Processorと略称する）。
ところでこのようなデータ処理装置には、その
チヤネル装置を介して入出力装置あるいは入出力
制御装置が接続される。たとえばデイスク制御装
置や通信制御装置のような制御装置は、それ自身
計算機に匹敵するデータ処理能力を備えており、
その意味で一種のデータ処理装置とよぶことも可
能であるが、チヤネル装置を介して上位の装置に
接続されるという観点からすると入出力制御装置
の範ちゆうに入るものであり、以下チヤネル装置
を介して上位の装置に接続される制御装置をすべ
て入出力制御装置とよぶことにする。
チヤネル装置を介して入出力装置あるいは入出力
制御装置が接続される。たとえばデイスク制御装
置や通信制御装置のような制御装置は、それ自身
計算機に匹敵するデータ処理能力を備えており、
その意味で一種のデータ処理装置とよぶことも可
能であるが、チヤネル装置を介して上位の装置に
接続されるという観点からすると入出力制御装置
の範ちゆうに入るものであり、以下チヤネル装置
を介して上位の装置に接続される制御装置をすべ
て入出力制御装置とよぶことにする。
さて、このように複雑化した入出力制御装置に
も障害情報採集のためにSVPあるいはSVPの機
能をもつ機構を備える傾向にある。以下入出力制
御装置に対するSVP機能について図面を用いて
具体的に説明する。
も障害情報採集のためにSVPあるいはSVPの機
能をもつ機構を備える傾向にある。以下入出力制
御装置に対するSVP機能について図面を用いて
具体的に説明する。
第１図は処理装置と入出力制御装置がそれぞれ
専用のSVPを備える場合の構成例を示す構成図
である。処理装置２１は上位のデータ処理装置、
通信制御装置２３は処理装置２１と端末装置２４
間のデータ転送を制御する装置、チヤネル装置２
２は通信制御装置２３を処理装置２１に接続する
ためのチヤネル、端末装置２４はこの通信制御装
置２３によつて制御される端末装置である。
SVP２５は、処理装置２１の障害情報を採集す
る専用のSVPである。処理ユニツト２３１は、
チヤネル装置２２を介して処理装置２１から与え
られる指令の制御の下に、端末装置２４と処理装
置２１との間の入出力データの転送を制御する部
分である。SVP２３２は、処理ユニツト２３１
とは独立に設けられたSVPの機構あるいは装置
である。処理ユニツト２３１は、障害が発生する
と処理を中断し、内部状態を凍結してSVP２３
２に障害情報の採集を要求する。そして処理ユニ
ツト２３１は、SVP２３２による採集動作が終
了すると、処理を再開する。なお上記構成は通信
制御装置がただ１つの処理ユニツト２３１を有す
る場合の例であるが、通信制御装置２３の処理能
力を上げるために、２個以上の処理ユニツトを設
けて処理を併行して行なつてもよい。この場合に
は、１台のSVP２３２がこれらすべての処理ユ
ニツトにサービスすることになる。
専用のSVPを備える場合の構成例を示す構成図
である。処理装置２１は上位のデータ処理装置、
通信制御装置２３は処理装置２１と端末装置２４
間のデータ転送を制御する装置、チヤネル装置２
２は通信制御装置２３を処理装置２１に接続する
ためのチヤネル、端末装置２４はこの通信制御装
置２３によつて制御される端末装置である。
SVP２５は、処理装置２１の障害情報を採集す
る専用のSVPである。処理ユニツト２３１は、
チヤネル装置２２を介して処理装置２１から与え
られる指令の制御の下に、端末装置２４と処理装
置２１との間の入出力データの転送を制御する部
分である。SVP２３２は、処理ユニツト２３１
とは独立に設けられたSVPの機構あるいは装置
である。処理ユニツト２３１は、障害が発生する
と処理を中断し、内部状態を凍結してSVP２３
２に障害情報の採集を要求する。そして処理ユニ
ツト２３１は、SVP２３２による採集動作が終
了すると、処理を再開する。なお上記構成は通信
制御装置がただ１つの処理ユニツト２３１を有す
る場合の例であるが、通信制御装置２３の処理能
力を上げるために、２個以上の処理ユニツトを設
けて処理を併行して行なつてもよい。この場合に
は、１台のSVP２３２がこれらすべての処理ユ
ニツトにサービスすることになる。
第２図は、処理装置と入出力制御装置が１台の
SVPを共用する場合の構成例を示す構成図であ
る。装置３０は、処理装置２１′、チヤネル装置
２２′、通信制御装置２３′およびデイスク制御装
置２６を内蔵する全体的な装置である。処理装置
２１′は処理装置２１と同等の機能をもつ上位の
データ処理装置、チヤネル装置２２′はチヤネル
装置２２に相当するチヤネル装置、処理ユニツト
２３１′を備える通信制御装置２３′は通信制御装
置２３と同等機能をもつ内蔵された通信制御装
置、デイスク制御装置２６は処理装置２１′とデ
イスク装置２７間のデータ転送制御する装置、デ
イスク装置２７はこのデイスク制御装置２６によ
つて制御される装置である。SVP２５′は、処理
装置２１′、通信制御装置２３′およびデイスク制
御装置２６に対してサービスするSVPである。
SVPを共用する場合の構成例を示す構成図であ
る。装置３０は、処理装置２１′、チヤネル装置
２２′、通信制御装置２３′およびデイスク制御装
置２６を内蔵する全体的な装置である。処理装置
２１′は処理装置２１と同等の機能をもつ上位の
データ処理装置、チヤネル装置２２′はチヤネル
装置２２に相当するチヤネル装置、処理ユニツト
２３１′を備える通信制御装置２３′は通信制御装
置２３と同等機能をもつ内蔵された通信制御装
置、デイスク制御装置２６は処理装置２１′とデ
イスク装置２７間のデータ転送制御する装置、デ
イスク装置２７はこのデイスク制御装置２６によ
つて制御される装置である。SVP２５′は、処理
装置２１′、通信制御装置２３′およびデイスク制
御装置２６に対してサービスするSVPである。
上記のような入出力制御装置に対するSVPの
サービスをみるに、処理ユニツト２３１，２３
１′あるいはデイスク制御装置２６に障害が発生
すると、SVP２５あるいはSVP２５′の採集動作
が終了するまではこれらの入出力制御装置におけ
る処理を再開できない。これらの入出力制御装置
は、チヤネル装置２２，２２′から指令が来ると、
正常な場合、チヤネル装置２２，２２′に対し受
入完了応答を返す（たとえばよく知られたデータ
処理装置の場合、処理装置に対して条件コード＝
０を返すことになる）。しかし入出力制御装置が
上記採集動作によつて処理中断されていると、何
ら応答を返さないかあるいは指令受入保留の応答
を返す（たとえばデータ処理装置に対して条件コ
ード＝１を返す）ことになる。処理装置２１，２
１′側は応答が戻るまでの時間および指令受入保
留の応答を受けてから受入完了応答を受けるまで
の時間について時間監視をしているので、上記処
理中断時間が長いといずれの場合もタイムアウト
となり、当該入出力制御装置は永久障害として扱
われ、当初の障害に加えてさらに２次障害を引き
起こすという問題がある。
サービスをみるに、処理ユニツト２３１，２３
１′あるいはデイスク制御装置２６に障害が発生
すると、SVP２５あるいはSVP２５′の採集動作
が終了するまではこれらの入出力制御装置におけ
る処理を再開できない。これらの入出力制御装置
は、チヤネル装置２２，２２′から指令が来ると、
正常な場合、チヤネル装置２２，２２′に対し受
入完了応答を返す（たとえばよく知られたデータ
処理装置の場合、処理装置に対して条件コード＝
０を返すことになる）。しかし入出力制御装置が
上記採集動作によつて処理中断されていると、何
ら応答を返さないかあるいは指令受入保留の応答
を返す（たとえばデータ処理装置に対して条件コ
ード＝１を返す）ことになる。処理装置２１，２
１′側は応答が戻るまでの時間および指令受入保
留の応答を受けてから受入完了応答を受けるまで
の時間について時間監視をしているので、上記処
理中断時間が長いといずれの場合もタイムアウト
となり、当該入出力制御装置は永久障害として扱
われ、当初の障害に加えてさらに２次障害を引き
起こすという問題がある。
上記の問題は、１台のSVPが複数個の処理ユ
ニツトに対してサービスする場合、あるいは複数
個の入出力制御装置や処理装置に対してサービス
する場合であつて、２個以上の処理ユニツトある
いは２個以上の入出力制御装置／処理装置に同時
に障害が発生した場合はさらに顕著になる。すな
わちこの場合には、他の処理ユニツト、入出力制
御装置にまたは処理装置について行なわれる
SVPの採集動作の影響を受けて自己の処理中断
時間がさらに延びることは明らかである。
ニツトに対してサービスする場合、あるいは複数
個の入出力制御装置や処理装置に対してサービス
する場合であつて、２個以上の処理ユニツトある
いは２個以上の入出力制御装置／処理装置に同時
に障害が発生した場合はさらに顕著になる。すな
わちこの場合には、他の処理ユニツト、入出力制
御装置にまたは処理装置について行なわれる
SVPの採集動作の影響を受けて自己の処理中断
時間がさらに延びることは明らかである。
本発明の目的は、障害情報の採集中も指令受入
完了を応答するようにした入出力制御装置を提供
することにある。
完了を応答するようにした入出力制御装置を提供
することにある。
本発明は、障害発生に伴なう処理中断時にチヤ
ネル装置から受けた指令をスタツクする記憶手段
を設け、障害情報の採集による処理中断中に該指
令を該記憶手段に順次格納するとともに該指令の
各々に対して受入完了応答を返す入出力制御装置
を特徴とする。
ネル装置から受けた指令をスタツクする記憶手段
を設け、障害情報の採集による処理中断中に該指
令を該記憶手段に順次格納するとともに該指令の
各々に対して受入完了応答を返す入出力制御装置
を特徴とする。
以下、本発明の一実施例について説明する。
第３図は、チヤネル装置の発する指令に基づい
て入出力データの転送を制御する入出力制御装置
内の処理ユニツトにおいて本発明に関係する部分
のブロツク図である。図において、１はチヤネル
装置から１０１のアドレス入力バスを通して送ら
れてくるサブチヤネルアドレスを一時記憶するア
ドレスレジスタであり、２はこのサブチヤネルア
ドレスと共にチヤネル装置から１０２の指令入力
バスを通して送られてくる指令を一時記憶する指
令レジスタである。これら２個のレジスタは従来
の入出力制御装置においても一般に存在するもの
である。さて、障害が発生していない時（以下、
正常時という）は、１と２の出力はそれぞれ３と
４のセレクタおよび１０３のアドレスバスと１０
４の指令バスを通して５の処理制御部に送られて
指令起動処理に供せられる。５の処理制御部は１
１のセレクタを通して１０の状態語レジスタに指
令受入完了の状態語をセツトし１０５の状態語出
力バスを通してチヤネル装置に応答する。この指
令起動処理は、３，４および１１のセレクタを通
すことを除いて、一般に知られたものであり、こ
こではこれ以上の説明を省略する。
て入出力データの転送を制御する入出力制御装置
内の処理ユニツトにおいて本発明に関係する部分
のブロツク図である。図において、１はチヤネル
装置から１０１のアドレス入力バスを通して送ら
れてくるサブチヤネルアドレスを一時記憶するア
ドレスレジスタであり、２はこのサブチヤネルア
ドレスと共にチヤネル装置から１０２の指令入力
バスを通して送られてくる指令を一時記憶する指
令レジスタである。これら２個のレジスタは従来
の入出力制御装置においても一般に存在するもの
である。さて、障害が発生していない時（以下、
正常時という）は、１と２の出力はそれぞれ３と
４のセレクタおよび１０３のアドレスバスと１０
４の指令バスを通して５の処理制御部に送られて
指令起動処理に供せられる。５の処理制御部は１
１のセレクタを通して１０の状態語レジスタに指
令受入完了の状態語をセツトし１０５の状態語出
力バスを通してチヤネル装置に応答する。この指
令起動処理は、３，４および１１のセレクタを通
すことを除いて、一般に知られたものであり、こ
こではこれ以上の説明を省略する。
次に、障害発生時の第３図における動作を説明
する。処理ユニツト内の障害が１４の障害検出器
で検出されると、１３の処理中断ラツチがセツト
され、SVPの障害情報採集が完了して１０６の
採集完了信号が発せられて１３の処理中断ラツチ
がリセツトされるまでの間、処理ユニツトは処理
を中断して、十分な障害情報が採集できるように
する。この処理中断中に、チヤネル装置から発せ
られたサブチヤネルアドレスと指令は、各々１の
アドレスレジスタと２の指令レジスタに一時記憶
された後、６の書き込みポインタで指定される８
の指令記憶部の記憶エリアに記憶される。また、
この記憶後、１２の指令受入完了状態語固定記憶
部に固定記憶されている指令受入完了状態語が１
１のセレクタを通して１０の状態語レジスタにセ
ツトされ、１０５の状態語出力バスを通してチヤ
ネル装置に応答される。チヤネル装置では、指令
受入完了の状態語を受けることによつて、次の指
令を発することが可能である。尚、ここで、８の
指令記憶部に記憶が完了すると、６の書き込みポ
インタは更新される。
する。処理ユニツト内の障害が１４の障害検出器
で検出されると、１３の処理中断ラツチがセツト
され、SVPの障害情報採集が完了して１０６の
採集完了信号が発せられて１３の処理中断ラツチ
がリセツトされるまでの間、処理ユニツトは処理
を中断して、十分な障害情報が採集できるように
する。この処理中断中に、チヤネル装置から発せ
られたサブチヤネルアドレスと指令は、各々１の
アドレスレジスタと２の指令レジスタに一時記憶
された後、６の書き込みポインタで指定される８
の指令記憶部の記憶エリアに記憶される。また、
この記憶後、１２の指令受入完了状態語固定記憶
部に固定記憶されている指令受入完了状態語が１
１のセレクタを通して１０の状態語レジスタにセ
ツトされ、１０５の状態語出力バスを通してチヤ
ネル装置に応答される。チヤネル装置では、指令
受入完了の状態語を受けることによつて、次の指
令を発することが可能である。尚、ここで、８の
指令記憶部に記憶が完了すると、６の書き込みポ
インタは更新される。
さて、処理中断中に次の指令が第１図のユニツ
トに発せられると、先程と同様にして１のアドレ
スレジスタと２の指令レジスタに一時記憶した
後、８の指令記憶部に指令とサブチヤネルアドレ
スが記憶され、また、１０の状態語レジスタに指
令受入完了状態語をセツトしてチヤネル装置に応
答する。ここで、６の書き込みポインタは、１組
のサブチヤネルアドレスと指令を記憶する毎に更
新されており、また、この８の指令記憶部の記憶
容量は、処理中断の最大時間にチヤネル装置より
発せられる指令の数以上であるので、先行して記
憶したサブチヤネルアドレスと指令が消えること
は無い。
トに発せられると、先程と同様にして１のアドレ
スレジスタと２の指令レジスタに一時記憶した
後、８の指令記憶部に指令とサブチヤネルアドレ
スが記憶され、また、１０の状態語レジスタに指
令受入完了状態語をセツトしてチヤネル装置に応
答する。ここで、６の書き込みポインタは、１組
のサブチヤネルアドレスと指令を記憶する毎に更
新されており、また、この８の指令記憶部の記憶
容量は、処理中断の最大時間にチヤネル装置より
発せられる指令の数以上であるので、先行して記
憶したサブチヤネルアドレスと指令が消えること
は無い。
次に、SVPの障害情報採集が完了した後の動
作を説明する。SVPから１０６の採集完了信号
が発せられて１３の処理中断ラツチがリセツトさ
れると、５の処理制御部は処理を再開するが、こ
の時、あらかじめ６の書き込みポインタの処理中
断が始まつた時の値がセツトされている７の読み
出しポインタの出力と６の書き込みポインタの出
力とが９のポインタ比較器で比較され、値が不一
致の間（すなわち、これは５の処理制御部では未
処理のサブチヤネルアドレスと指令が、８の指令
記憶部に記憶されている状態である）、３と４の
セレクタは８の指令記憶部の出力を選択し、５の
処理制御部は、７の読み出しポインタで指定され
る８の指令記憶部の記憶エリアのサブチヤネルア
ドレスと指令を各々１０３のアドレスバスと１０
４の指令バスを通して受け取り、指令起動処理に
供する。ただし、８の指令記憶部から得る指令
は、状態語を応答済であるので、５の処理制御部
は、９のポインタ比較器の出力が不一致を示して
いる間、指令起動処理のうち状態語応答動作を抑
止する。
作を説明する。SVPから１０６の採集完了信号
が発せられて１３の処理中断ラツチがリセツトさ
れると、５の処理制御部は処理を再開するが、こ
の時、あらかじめ６の書き込みポインタの処理中
断が始まつた時の値がセツトされている７の読み
出しポインタの出力と６の書き込みポインタの出
力とが９のポインタ比較器で比較され、値が不一
致の間（すなわち、これは５の処理制御部では未
処理のサブチヤネルアドレスと指令が、８の指令
記憶部に記憶されている状態である）、３と４の
セレクタは８の指令記憶部の出力を選択し、５の
処理制御部は、７の読み出しポインタで指定され
る８の指令記憶部の記憶エリアのサブチヤネルア
ドレスと指令を各々１０３のアドレスバスと１０
４の指令バスを通して受け取り、指令起動処理に
供する。ただし、８の指令記憶部から得る指令
は、状態語を応答済であるので、５の処理制御部
は、９のポインタ比較器の出力が不一致を示して
いる間、指令起動処理のうち状態語応答動作を抑
止する。
順次、同様にして、９のポインタ比較器が一致
を検出（すなわち、これは、５の処理制御部では
未処理のサブチヤネルアドレスと指令が、８の指
令記憶部に記憶されていない状態である）するま
での間、１組のサブチヤネルアドレスと指令の指
令起動処理が終るごとに７の読み出しポインタを
更新しながら、８の指令記憶部から得られる指令
の指令起動処理を行なう。また、この記憶済の指
令の指令起動処理が終了するまでの間に、チヤネ
ル装置から発せられる指令は、障害発生時と同様
の手順で応答処理され、８の指令記憶部に記憶さ
れて前記の記憶済の指令と同様に処理されるが、
チヤネル装置から発せられる指令の時間間隔より
短い時間で５の処理制御部で処理されるため、８
の指令記憶部のあふれが生じることは無く、ある
時間経過後、９のポインタ比較器がポインタの一
致を検出して、正常時の動作に戻ることとなる。
を検出（すなわち、これは、５の処理制御部では
未処理のサブチヤネルアドレスと指令が、８の指
令記憶部に記憶されていない状態である）するま
での間、１組のサブチヤネルアドレスと指令の指
令起動処理が終るごとに７の読み出しポインタを
更新しながら、８の指令記憶部から得られる指令
の指令起動処理を行なう。また、この記憶済の指
令の指令起動処理が終了するまでの間に、チヤネ
ル装置から発せられる指令は、障害発生時と同様
の手順で応答処理され、８の指令記憶部に記憶さ
れて前記の記憶済の指令と同様に処理されるが、
チヤネル装置から発せられる指令の時間間隔より
短い時間で５の処理制御部で処理されるため、８
の指令記憶部のあふれが生じることは無く、ある
時間経過後、９のポインタ比較器がポインタの一
致を検出して、正常時の動作に戻ることとなる。
但し、前記の記憶済の指令の処理中に、再度障
害が発生した場合は、本実施例ではソリツド障害
として永久停止の処置を行なうが、８の指令記憶
部の容量を大きくして、一定回数内の障害頻発時
でも処理の再開始を行ない、一定回数を越えた場
合に始めて永久停止の処置をとつてもよい。
害が発生した場合は、本実施例ではソリツド障害
として永久停止の処置を行なうが、８の指令記憶
部の容量を大きくして、一定回数内の障害頻発時
でも処理の再開始を行ない、一定回数を越えた場
合に始めて永久停止の処置をとつてもよい。
以上、本発明を一実施例について説明したが、
本発明はこれに限らず、いくつかの代替が可能で
ある。
本発明はこれに限らず、いくつかの代替が可能で
ある。
例えば、８の指令記憶部は、サブチヤネルアド
レスの数だけの記憶エリアを備えて、かつ、サブ
チヤネルアドレスと記憶エリアのアドレスを対応
付けることにより、指令だけを記憶させるように
し、６の書き込みポインタと７の読み出しポイン
タと９のポインタ比較器の代りに、記憶有無走査
器を設けて記憶されている指令のある限り、記憶
された指令の処理を行なつてもよい。
レスの数だけの記憶エリアを備えて、かつ、サブ
チヤネルアドレスと記憶エリアのアドレスを対応
付けることにより、指令だけを記憶させるように
し、６の書き込みポインタと７の読み出しポイン
タと９のポインタ比較器の代りに、記憶有無走査
器を設けて記憶されている指令のある限り、記憶
された指令の処理を行なつてもよい。
また、正常時でも必ず８の指令記憶部に記憶し
てから処理するようにして、３と４のセレクタを
取り去つてもよい。
てから処理するようにして、３と４のセレクタを
取り去つてもよい。
また、指令受入完了の応答をチヤネル装置で２
次障害とならない範囲の時間だけ遅延させるよう
にして、受入れる指令の数の低減を行なつてもよ
い。
次障害とならない範囲の時間だけ遅延させるよう
にして、受入れる指令の数の低減を行なつてもよ
い。
また、SVPは、当該処理ユニツトと独立な装
置として説明したが、当該処理ユニツトの中に設
けてもよい。
置として説明したが、当該処理ユニツトの中に設
けてもよい。
本実施例によれば、処理中断中もチヤネル装置
が発行する複数の指令に対して指令受入完了を応
答できるため、２次障害の発生を少なくさせるこ
とができ、かつ、障害情報の採集が完了するまで
処理を中断しておけるため、十分な障害情報を採
集することができる。
が発行する複数の指令に対して指令受入完了を応
答できるため、２次障害の発生を少なくさせるこ
とができ、かつ、障害情報の採集が完了するまで
処理を中断しておけるため、十分な障害情報を採
集することができる。
尚、当該処理ユニツトの処理の中断中の指令記
憶部分および指令受入完了状態語応答部分は、処
理の中断中も動作しているため、これらの部分の
障害情報の採集は十分でなくなるが、動作部分が
限定され、かつ小さな部分であるため、一般には
許容される範囲の障害情報欠如で済み、障害解析
の大きなネツクとはならない。しかし、この欠如
が無視できない装置では、前記処理の中断中も動
作しているこれらの部分のトレースを取ること等
によつて許容できる範囲の障害情報の欠如で済む
ようにすることも、一般に知られた方式で可能で
ある。
憶部分および指令受入完了状態語応答部分は、処
理の中断中も動作しているため、これらの部分の
障害情報の採集は十分でなくなるが、動作部分が
限定され、かつ小さな部分であるため、一般には
許容される範囲の障害情報欠如で済み、障害解析
の大きなネツクとはならない。しかし、この欠如
が無視できない装置では、前記処理の中断中も動
作しているこれらの部分のトレースを取ること等
によつて許容できる範囲の障害情報の欠如で済む
ようにすることも、一般に知られた方式で可能で
ある。
本発明によれば、障害情報の採集中も指令受入
完了を応答するようにしたので、２次障害の発生
を少なくさせるとともに、十分な障害情報を採集
できるという効果がある。
完了を応答するようにしたので、２次障害の発生
を少なくさせるとともに、十分な障害情報を採集
できるという効果がある。
第１図は処理装置と入出力制御装置がそれぞれ
専用のSVPを備える構成例を示す構成図、第２
図は処理装置と入出力制御装置が１台のSVPを
共用する構成例を示す構成図、第３図は本発明の
一実施例である入出力制御装置の処理ユニツトに
ついて本発明に関係する部分のブロツク図であ
る。 １…アドレスレジスタ、２…指令レジスタ、
３，４…セレクタ、５…処理制御部、６…書き込
みポインタ、７…読み出しポインタ、８…指令記
憶部、９…ポインタ比較器、１０…状態語レジス
タ、１１…セレクタ、１２…指令受入完了状態語
固定記憶部、１３…処理中断ラツチ、１４…障害
検出器、２１，２１′…処理装置、２２，２２′…
チヤネル装置、２３，２３′…通信制御装置、２
５，２５′…SVP、２６…デイスク制御装置、１
０６…採集完了信号。
専用のSVPを備える構成例を示す構成図、第２
図は処理装置と入出力制御装置が１台のSVPを
共用する構成例を示す構成図、第３図は本発明の
一実施例である入出力制御装置の処理ユニツトに
ついて本発明に関係する部分のブロツク図であ
る。 １…アドレスレジスタ、２…指令レジスタ、
３，４…セレクタ、５…処理制御部、６…書き込
みポインタ、７…読み出しポインタ、８…指令記
憶部、９…ポインタ比較器、１０…状態語レジス
タ、１１…セレクタ、１２…指令受入完了状態語
固定記憶部、１３…処理中断ラツチ、１４…障害
検出器、２１，２１′…処理装置、２２，２２′…
チヤネル装置、２３，２３′…通信制御装置、２
５，２５′…SVP、２６…デイスク制御装置、１
０６…採集完了信号。
Claims (1)
- １ 上位のチヤネル装置に接続され、該チヤネル
装置から指令を受け取つた後該指令に対して受入
完了応答を返すとともに、障害発生時には障害情
報の採集を行なう付属の装置によつて同障害情報
の採集が行なわれる入出力制御装置において、障
害発生に伴なう処理中断時に前記チヤネル装置か
ら受けた前記指令をスタツクする記憶手段を設
け、前記障害情報の採集による処理中断中に該指
令を該記憶手段に順次格納するとともに該指令の
各々に対して前記受入完了応答を返すことを特徴
とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232704A JPS60124763A (ja) | 1983-12-12 | 1983-12-12 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232704A JPS60124763A (ja) | 1983-12-12 | 1983-12-12 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124763A JPS60124763A (ja) | 1985-07-03 |
| JPH0118460B2 true JPH0118460B2 (ja) | 1989-04-05 |
Family
ID=16943465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232704A Granted JPS60124763A (ja) | 1983-12-12 | 1983-12-12 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124763A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114052A (ja) * | 1985-11-14 | 1987-05-25 | Fujitsu Ltd | 入出力装置の状態情報収集方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168254A (en) * | 1980-05-29 | 1981-12-24 | Fujitsu Ltd | Advance control system for input/output control unit |
-
1983
- 1983-12-12 JP JP58232704A patent/JPS60124763A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168254A (en) * | 1980-05-29 | 1981-12-24 | Fujitsu Ltd | Advance control system for input/output control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124763A (ja) | 1985-07-03 |
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