JP2688368B2 - エラーアドレス収集方式 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 I.実施例と第１図との対応関係 II.第１実施例 III.第２実施例 IV.発明の変形態様 発明の効果 〔概要〕 記憶制御装置内のアクセスパイプラインに保持されて
いる主記憶装置のアドレスを収集するようにしたエラー
アドレス収集方式に関し、 記憶制御装置の装置規模の小型化を目的とし、 複数のアクセスパイプラインと、エラーアドレスを保
持する複数のエラーアドレス保持手段と、障害発生の旨
の通知を行う障害通知手段とを有する記憶制御装置と、
エラーアドレス保持手段の保持内容の収集を行うサービ
スプロセッサと、主記憶装置のアクセス元であって、障
害通知手段からの通知に応じてサービスプロセッサを起
動する起動手段と、サービスプロセッサによって収集し
たエラーアドレスを主記憶装置に格納する格納制御手段
とを有するアクセス元プロセッサとを備え、主記憶装置
のエラーアドレスをサービスプロセッサによって収集す
るように構成する。

また、障害発生の旨とエラーアドレス保持手段に保持
したエラーアドレスの一部とを障害通知手段からアクセ
ス元プロセッサに通知し、サービスプロセッサにおいて
このエラーアドレスの一部と収集した複数のエラーアド
レス保持手段のそれぞれの保持内容とを比較してエラー
アドレスを特定するように構成する。

〔産業上の利用分野〕

本発明は、記憶制御装置を介して主記憶装置のアクセ
スを行う計算機システムにおいて、主記憶装置のエラー
発生時に、記憶制御装置内のアクセスパイプラインに保
持されている主記憶装置のアドレスを収集するようにし
たエラーアドレス収集方式に関するものである。

〔従来の技術〕

記憶制御装置を有する計算機システムの全体構成を第
９図に示す。

図において、911は中央処理装置（CPU）であり、プロ
グラムの実行やデータの演算時の処理を行う。913は半
導体メモリで構成された主記憶装置（MSU）であり、中
央処理装置911が後述する記憶制御装置915を介して直接
読み書きすることができる。

また、917はチャネル制御装置（CHP）であり、図示し
ないディスク装置，ディスプレイ等の入出力装置へのア
クセスに対してチャネル装置（CH）919,921を制御する
ものである。また、915は記憶制御装置（MCU）であり、
中央処理装置911,主記憶装置913,チャネル制御装置917
の相互のデータや指示のやりとりはこの記憶制御装置91
5を介して行われる。

更に、931はサービスプロセッサ（SVP）であり、構成
各部に障害が発生したときに、この障害の解析に必要な
障害情報の収集を行う。このサービスプロセッサ931
は、例えば中央処理装置911から障害発生の通知を受
け、この通知に基づいて中央処理装置911内部のハード
ウェアの内容をスキャンアウトによって収集して障害情
報を得る。

ところで、主記憶装置913を構成する半導体メモリの
動作速度は、中央処理装置911等の動作速度に比べると
非常に遅く、１つのアクセスが終了してから次のアクセ
スを行っていたのでは主記憶装置913のアクセス効率が
悪くなってしまう。そこで、インタリーブあるいはアク
セスパイプライン等の技法を用いてアクセス効率を上げ
る工夫が為されている。

インタリーブは、主記憶装置913を複数個のバンクで
構成する技法であり、隣接するアドレスを異なるバンク
に対応させ、並行してこれらのバンクをアクセスするこ
とにより、主記憶装置913の全体のアクセス効率を上げ
ることができる。１つのバンクは、複数個の（例えば数
十個）のメモリ素子から構成されている。

また、アクセスパイプラインは、動作速度の違いによ
るプロセッサ（中央処理装置911,チャネル制御装置91
3）の待ち状態を回避するためのものである。プロセッ
サから主記憶装置913に対するアクセス指示が記憶制御
装置915に供給されると、このアクセス指示が主記憶装
置911に直ちに送られると共に、記憶制御装置915内のア
クセスパイプラインに供給される。アクセスパイプライ
ンに供給されたアクセス指示は、アクセスパイプライン
を構成する複数のレジスタ間で順次シフトされ、主記憶
装置913のアクセス速度に対応した所定時間経過後に取
り出される。記憶制御装置915は、このアクセスパイプ
ラインから取り出したアクセス指示に応じて、バス制御
等を行ってアクセス結果に対する処理を行う。

ところで、主記憶装置913にビットエラー等のメモリ
エラーが生じた場合には、このエラー発生アドレスを特
定して、このアドレスを含むページを切り離す等の処理
を行う必要がある。そのために、アクセスパイプライン
の後段に接続され、エラー発生時にこのアクセスパイプ
ラインに保持されているアクセス指示に含まれるアドレ
スをエラーアドレス（以後、このエラーアドレスをFSA
アドレスと称する）として取り出して、中央処理装置91
1に送る必要がある。

第10図に、FSAアドレス送出に着目した記憶制御装置9
15の構成を示す。

図において、941,943,945,947はアクセスパイプライ
ンを、951,953,955,957はFSAアドレスを一時保持するFS
Aレジスタ（FSA-R）を、961はFSAアドレス送出回路をそ
れぞれ示している。

例えば、４本のアクセスパイプラインの何れかに供給
されたアクセス指示は、アクセスパイプラインを構成す
る複数のレジスタ間で順次シフトされ、主記憶装置913
の動作速度に対応した所定時間経過後に出力される。こ
のとき主記憶装置913の動作にエラー（例えばデータの
読み出し時のビットエラー）が発生すると、対応するFS
Aレジスタ951〜957は、アクセスパイプラインから出力
されたアクセス先のアドレス（主記憶装置913のアドレ
ス）をFSAアドレスとして保持する。更に、この保持さ
れたFSAアドレスはFSAアドレス送出回路961を介して中
央処理装置911に送られ、中央処理装置911は主記憶装置
913の固定番地にFSAアドレスをストアし、オペレーティ
ングシステム（OS）に対してマシーンチェック割込みに
よりエラーの報告をする。オペレーティングシステム
は、主記憶装置913の固定番地からFSAアドレスを取り出
してページ切り離し等の処理が行われる。

〔発明が解決しようとする課題〕

ところで、上述した従来方式にあっては、アクセスパ
イプラインの本数の増加あるいは主記憶装置913のアド
レス長の増加に伴って、FSAアドレス送出回路961の回路
規模すなわち記憶制御装置915の装置規模が大きくなる
という問題点があった。

FSAアドレス送出回路961では、FSAレジスタ951〜957
のそれぞれから供給されたFSAアドレスの１つを選択し
て主記憶装置911に送出するために、FSAレジスタの個数
とFSAアドレス長に対応したセレクタやFSAアドレスを保
持するレジスタを内部に備える必要があり、これらの規
模がアクセスパイプラインの本数やアドレスバスのビッ
ト数すなわちアドレス長に比例して拡大する。

本発明は、このような点にかんがみて創作されたもの
であり、装置規模を小型化するようにしたエラーアドレ
ス収集方式を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明のエラーアドレス収集方式の原理ブ
ロック図である。

（ｉ）請求項１の発明 第１図において、記憶制御装置113は、主記憶装置111
へのアクセス指示を順次格納する複数のアクセスパイプ
ライン121と、このアクセスパイプライン121のそれぞれ
に対応し、主記憶装置111に障害が発生したときにアク
セス指示に含まれる主記憶装置111のアドレスをエラー
アドレスとして保持する複数のエラーアドレス保持手段
123と、障害発生の旨の通知を行う障害通知手段125とを
有する。

サービスプロセッサ115は、エラーアドレス保持手段1
23の保持内容の収集を行う。

アクセス元プロセッサ117は、主記憶装置111のアクセ
ス元であって、障害通知手段125からの通知に応じてサ
ービスプロセッサ115を起動する起動手段131と、サービ
スプロセッサ115によって収集したエラーアドレスを主
記憶装置111に格納する格納制御手段133とを有する。

従って、アクセス元プロセッサ117に報告すべき主記
憶装置111のエラーアドレスを、アクセス元プロセッサ1
17上で実行するファームウェアを介してサービスプロセ
ッサ115によって収集するように構成されている。

（ii）請求項２の発明 （２）請求項２のエラーアドレス収集方式は、請求項１
のエラーアドレス収集方式において、障害発生の旨とエ
ラーアドレス保持手段123に保持したエラーアドレスの
一部とを障害通知手段125からアクセス元プロセッサ117
に通知し、サービスプロセッサ115においてこのエラー
アドレスの一部と収集した複数のエラーアドレス保持手
段123のそれぞれの保持内容とを比較してエラーアドレ
スを特定するように構成されている。

〔作用〕

（ｉ）請求項１の発明 記憶制御装置113は、主記憶装置111へのアクセス指示
を順次格納する複数のアクセスパイプライン121と、そ
れぞれに対応する複数のエラーアドレス保持手段123を
有している。主記憶装置111に障害が発生すると、この
アクセス指示に含まれる主記憶装置111のアドレスがエ
ラーアドレスとしてエラーアドレス保持手段123に格納
される。

また、この障害発生に応じて、記憶制御装置113内の
障害通知手段125からアクセス元プロセッサ117に、障害
発生の旨の通知が行われる。

アクセス元プロセッサ117内の起動手段131は、この記
憶制御装置113からの障害発生の通知に応じてサービス
プロセッサ115を起動する。起動されたサービスプロセ
ッサ115は、記憶制御装置113内のエラーアドレス保持手
段123の保持内容を収集してエラーアドレスを得る。こ
の収集したエラーアドレスはアクセス元プロセッサ117
に送られ、アクセス元プロセッサ117内の格納制御手段1
33によって主記憶装置111に格納される。

請求項１の発明にあっては、障害発生の旨がアクセス
元プロセッサ117に通知され、エラーアドレスの収集は
サービスプロセッサ115によって行われる。

（ii）請求項２の発明 請求項２のエラーアドレス収集方式では、障害通知手
段125によって、障害発生の旨と共にエラーアドレス保
持手段123に保持したエラーアドレスの一部をアクセス
元プロセッサ117に通知する。

この通知に応じて起動されたサービスプロセッサ115
は、収集したエラーアドレス保持手段123の保持内容
と、通知に含まれていたエラーアドレスの一部とを比較
して、収集すべきエラーアドレスを特定する。

請求項２の発明にあっては、障害発生の旨とエラーア
ドレスの一部とがアクセス元プロセッサ117に通知さ
れ、エラーアドレスの残り部分あるいは全体の収集はサ
ービスプロセッサ115によって行われる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。

第２図は、本発明のエラーアドレス収集方式を適用し
た第１実施例及び第２実施例における計算機システムの
構成を示す。また、第３図は第１実施例の記憶制御装置
の構成を、第６図は第２実施例の記憶制御装置の構成を
示す。

I.実施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示し
ておく。

主記憶装置111は、主記憶装置221に相当する。

記憶制御装置113は、記憶制御装置231に相当する。

サービスプロセッサ115は、サービスプロセッサ241に
相当する。

アクセス元プロセッサ117は、中央処理装置211に相当
する。

アクセスパイプライン121は、アクセスパイプライン3
11,313,315,317に相当する。

エラーアドレス保持手段123は、FSAレジスタ（FSA-
R）321,323,325,327に相当する。

障害通知手段125は、エラー報告回路331,エラー報告
回路631に相当する。

起動手段131と格納制御手段133は、ファームウェア21
3によって実現される。

以上のような対応関係があるものとして、以下本発明
の実施例について説明する。

II.第１実施例 第２図に示した第１実施例の計算機システムは、中央
処理装置（CPU）211,主記憶装置（MSU）221,記憶制御装
置（MCU）231及びこれらの障害監視，保守等を行うため
のサービスプロセッサ（SVP）241を備えている。

サービスプロセッサ241はスキャンアウトによって各
構成部の内部状態（例えば内部レジスタの保持内容）を
収集して解析するものであり、一般の計算機システムに
備わっているものである。

また、中央処理装置211は、障害発生時にサービスプ
ロセッサ241を起動するファームウェア213を備えてい
る。このファームウェア213は、例えば中央処理装置211
内部の図示しないメモリ領域に格納されているファーム
ウェア用プログラムを実行することにより動作するもの
である。また、オペレーティングシステム215は、例え
ば図示しない外部記憶装置から主記憶装置221にローデ
ィングされているオペレーティングシステム用のプログ
ラムを実行することにより動作するものである。

第３図に、記憶制御装置231の構成を示す。

図において、311,313,315,317はアクセスパイプライ
ンを、321,323,325,327はFSAアドレスを一時保持するFS
Aレジスタ（FSA-R）を、331は主記憶装置221のアクセス
に対するエラーの発生を中央処理装置211内のファーム
ウェア213に通知するエラー報告回路を、333はエラーの
種別を格納するレジスタを、351はエラーの発生を検出
するエラー検出回路をそれぞれ示している。

記憶制御装置231は、例えば４本のアクセスパイプラ
イン311〜317を有しており、中央処理装置211から出力
された主記憶装置221へのアクセス指示は、何れかのア
クセスパイプラインに供給される。以後、このアクセス
指示は各アクセスパイプラインを構成する複数のレジス
タ間で順次シフトされ、主記憶装置221の動作速度に対
応した所定の時間経過後にアクセスパイプラインから出
力され、図示しないバス等の制御に使用される。

エラー検出回路351は、アクセス指示に対応した主記
憶装置221の動作のエラーを検出した場合にエラー信号
を作成する。例えば、主記憶装置221から読み出したデ
ータのビットエラーを、誤り訂正符号ECCに基づいて検
出する。このエラー信号は、エラー発生に対応したアク
セスパイプライン311〜317に接続されたFSAレジスタ321
〜327に供給される。該当するFSAレジスタ321〜327で
は、エラー信号の供給に応じて、アクセスパイプライン
311〜317から出力されるアクセス指示に含まれる主記憶
装置221のアドレスをFSAアドレスとして保持する。

また、エラー検出回路351は、エラー検出の際に、エ
ラー報告回路331内のレジスタ333にエラー種別に関する
情報を格納する。例えばレジスタ333の容量を３ビット
とし、読み出しデータの１ビットエラー発生の有無を示
すビットデータと、２ビットエラー発生の有無を示すビ
ットデータと、これらのエラー発生の有無を示すビット
データとを格納する。

エラー報告回路331は、このようにしてレジスタ333に
格納されたエラー種別に関する情報を中央処理装置211
のファームウェア213に通知する。

第４図に、第１実施例のFSAアドレス収集の動作手順
を示す。また、第５図にFSAアドレス収集時のサービス
プロセッサ241の動作手順を示す。

以下、第２図〜第５図を参照しながら第１実施例の動
作を説明する。尚、以下の〜の各符号は、第２図に
示した各符号に対応している。

主記憶装置221から読み出したデータにシングルビ
ットエラーあるいはダブルビットエラーが発生すると
（ステップ411）、記憶制御装置231内のエラー検出回路
351はこのエラーを検出し、対応するFSAレジスタ321〜3
27にFSAアドレスを格納する（ステップ412）。

また、エラー検出回路351によってレジスタ333へのエ
ラー種別に関する情報が格納され、エラー報告回路331
から中央処理装置211のファームウェア213に通知される
（ステップ413）。例えばこの通知はファームウェア213
への割り込みとして供給される。

次に、ファームウェア213は、サービスプロセッサ2
41に対してFSAアドレスの収集を依頼する（ステップ41
4）。

FSAアドレスの収集依頼を受けたサービスプロセッ
サ241は、記憶制御装置231に対してスキャンアウトを行
って、記憶制御装置231内部のFSAレジスタ321〜327に格
納されているFSAアドレスを収集する（ステップ415）。

例えば、アクセスパイプラインの本数に対応してアク
セス指示用の入力ポートが４つあり、それぞれＡポー
ト,Bポート,Cポート,Dポートとすると（アクセスパイプ
ライン311〜317のそれぞれに対応）、サービスプロセッ
サ241は、先ずＡポートでエラー発生か否かを判定し
（ステップ511）、肯定判断のときにはＡポートに対応
したFSAレジスタ321からFSAアドレスを収集する（ステ
ップ515）。

ステップ511で否定判断すると、以後同様にして、Ｂ
ポートでエラー発生か否かの判定（ステップ512）、Ｃ
ポートでエラー発生か否かの判定（ステップ513）、Ｄ
ポートでエラー発生か否かの判定（ステップ514）を行
い、それぞれで肯定判断すると、対応するFSAレジスタ
からFSAアドレスの収集を行う（ステップ515）。

ステップ514で否定判断した場合には、エラーの検出
機構に障害が発生した旨のエラーメッセージを出力して
（ステップ516）、動作を終了する。

サービスプロセッサ241は、このようにして収集し
たFSAアドレスをファームウェア213に送る。

次にファームウェア213は、主記憶装置221にサービ
スプロセッサ241から受け取ったFSAアドレスをFSAアド
レスを格納すべき固定番地へ格納する（ステップ41
6）。

主記憶装置221へのFSAアドレスの格納が終了する
と、ファームウェア213はマシーンチェック割り込みを
発生させ、オペレーティングシステム215の動作に割り
込みを行い（ステップ417）、このマシーンチェックエ
ラーの発生を通知する。

以後、オペレーティングシステム215は、マシーンチ
ェック割り込みによるエラー解析処理を行なう。エラー
解析処理の中で主記憶装置221の１ビットエラー,2ビッ
トエラーであることを検出すると、主記憶装置221の固
定番地に格納されたFSAアドレスを読み出して、１ビッ
トエラー,2ビットエラーのFSAアドレスを認識する。２
ビットエラーの場合は、ECCロードによる訂正ができな
いので、オペレーティングシステム215は、ページ切離
し等の処理を行う。

このように、記憶制御装置231でエラーを検出する
と、FSAアドレスを対応するFSAレジスタ321〜327に保持
すると共に、このエラー発生の旨を中央処理装置211に
通知する。中央処理装置211のファームウェア213は、こ
の通知に応じてサービスプロセッサ241を起動し、サー
ビスプロセッサ241によるFSAアドレスの収集が行われ
る。収集されたFSAアドレスは、ファームウェア213によ
って主記憶装置221に格納される。この格納動作が終了
すると、ファームウェア213はオペレーティングシステ
ム215に割り込みを行い、以後オペレーティングシステ
ム215は主記憶装置221に格納されたFSAアドレスを読み
出して、２ビットエラーの場合にはページ切離し等の障
害処理を行う。

従って、エラー発生時に記憶制御装置231から中央処
理装置211へはエラー発生の旨の通知のみを行えばよ
く、FSAアドレスを送出する回路を省略して、記憶制御
装置231の装置規模を小型化することができる。

また、このようにエラー発生の有無のみを通知するこ
とで、主記憶装置221の容量を拡張する場合にも容易に
対応することができる（アドレス長に関係しないた
め）。

III.第２実施例 第６図に、第２実施例の記憶制御装置611の構成を示
す。第６図の記憶制御装置611において、第３図の記憶
制御装置231と同一符号は同一構成部を示すものとし、
以下第１実施例との違いに着目して、第２実施例の構成
及び動作を説明する。尚、第２実施例の計算機システム
の全体構成は、第２図に示した計算機システム内の記憶
制御装置231を記憶制御装置611に置き換えたものとす
る。

第６図において、631はエラー報告回路を、635はセレ
クタを、637はFSAアドレス送出回路をそれぞれ示してい
る。

エラー検出回路351によってエラーが検出されエラー
信号が出力されると、該当するFSAレジスタ321〜327にF
SAアドレスが取り込まれる。このとき、各FSAレジスタ3
21〜327の一部（例えば上位のｎビット）はエラー報告
回路631内のセレクタ635に供給され、エラー検出回路35
1から出力されるエラー信号に応じた選択動作が行われ
る。例えば、エラー検出回路351から出力されるエラー
信号によってFSAレジスタ323にFSAアドレスを保持した
場合には、FSAレジスタ323から出力されるFSAアドレス
の一部をこのエラー信号に基づいて選択する。

セレクタ635によって選択され出力されるFSAアドレス
の一部は、FSAアドレス送出回路637によって、中央処理
装置211のファームウェア213に通知される。

また、第１実施例の場合と同様にして、レジスタ333
にエラー種別に関する情報が格納され、中央処理装置21
1のファームウェア213に通知される。

第７図に、第２実施例のFSAアドレス収集の動作手順
を示す。また、第８図にFSAアドレス収集時のサービス
プロセッサ241の動作手順を示す。

以下、第２図及び第６図〜第８図を参照しながら第２
実施例の動作を説明する。尚、以下の〜の各符号
は、第２図に示した各符号に対応している。

主記憶装置221から読み出したデータにエラーが発生
すると（ステップ711）、エラー検出回路351はこのエラ
ーを検出し、対応するFSAレジスタ321〜327にFSAアドレ
スを格納する（ステップ712）。

また、FSAレジスタ321〜327の何れかに格納されたFSA
アドレスの一部がセレクタ635を介してFSAアドレス送出
回路637に送られる。エラー報告回路631は、エラー検出
回路351によって格納されたレジスタ333内のエラー種別
に関する情報と、FSAアドレス送出回路637に送られたFS
Aアドレスの一部とを中央処理装置211のファームウェア
213に通知する（ステップ713）。

次に、ファームウェア213は、サービスプロセッサ241
に対してFSAアドレスの収集を依頼する（ステップ71
4）。

FSAアドレスの収集依頼を受けたサービスプロセッサ2
41は、記憶制御装置611に対してスキャンアウトを行っ
て、記憶制御装置611のFSAレジスタ321〜327に格納され
ているFSAアドレスを収集する（ステップ715）。

例えば第１実施例と同様に、アクセスパイプラインの
本数に対応してアクセス指示用の入力ポートが４つあ
り、それぞれをＡポート,Bポート,Cポート,Dポートとす
る。

先ず、サービスプロセッサ241は、記憶制御装置611か
らの通知に含まれるFSAアドレスの一部を得る（ステッ
プ811）。

次に、サービスプロセッサ241は、Ａポートでエラー
発生か否かを判定し（ステップ812）、肯定判断ときに
はＡポートに対応したFSAレジスタ321の上位ｎビット
と、ステップ811で得たFSAアドレスの一部とが一致して
いるか否かの判定を行う（ステップ813）。ここで肯定
判断すると、サービスプロセッサ241はFSAアドレスの残
り部分を対応するFSAレジスタ321〜327から収集する
（ステップ820）。

ステップ812あるいはステップ813で否定判断すると、
以後同様にして、Ｂポートでエラー発生か否かの判定
（ステップ814）、FSAアドレスの一部が一致か否かの判
定（ステップ815）、Ｃポートでエラー発生か否かの判
定（ステップ816）、FSAアドレスの一部が一致か否かの
判定（ステップ817）、Ｄポートでエラー発生か否かの
判定（ステップ818）、FSAアドレスの一部が一致か否か
の判定（ステップ819）を行う。ステップ815,817,819の
何れかで肯定判断すると、対応するFSAレジスタからFSA
アドレスの残り部分を収集する（ステップ820）。

また、ステップ818あるいはステップ819で否定判断し
た場合には、エラーの検出機構に障害が発生した旨のエ
ラーメッセージを出力して（ステップ821）、動作を終
了する。

サービスプロセッサ241は、収集したFSAアドレスをフ
ァームウェア213に送る。

次にファームウェア213は、FSAアドレスを主記憶装置
221に格納する（ステップ716）。

主記憶装置221へのFSAアドレスの格納が終了すると、
ファームウェア213は、オペレーティングシステム215の
動作に割り込みを行い（ステップ717）、マシーンチェ
ックエラー発生の通知を行う（このFSAアドレス収集動
作の終了を通知する）。

このように、記憶制御装置611でエラーを検出する
と、対応するFSAレジスタ321〜327にFSAアドレスを保持
し、このエラー発生の旨と共にFSAアドレスの一部を中
央処理装置211に通知する。中央処理装置211のファーム
ウェア213は、この通知に応じてサービスプロセッサ241
を起動し、サービスプロセッサ241によるFSAアドレスの
収集が行われる。

このFSAアドレスの収集において、サービスプロセッ
サ241は、記憶制御装置611から通知されたFSAアドレス
の一部と、FSAレジスタ321〜327から収集したFSAアドレ
スの一部とを比較し、一致したFSAレジスタの残りのFSA
アドレス（全部でもよい）を収集するようにする。この
ような比較動作を行うことにより、２つ以上のアクセス
パイプラインに対応した複数のエラーが発生した場合
に、エラー発生の通知に対応した１つのFSAアドレスを
特定することが容易になる。

収集されたFSAアドレスは、ファームウェア213によっ
て主記憶装置221に格納される。この格納動作が終了す
ると、ファームウェア213はオペレーティングシステム2
15に割り込みを行い、以後オペレーティングシステム21
5は主記憶装置221に格納されたFSAアドレスを読み出し
て、２ビットエラーの場合にはページ切離し等の障害処
理を行う。

従って、エラー発生時に記憶制御装置611から中央処
理装置211へはエラー発生の旨とFSAアドレスの一部とを
通知すればよく、FSAアドレスの全部を送出する場合に
比べて、記憶制御装置611の装置規模を小型化すること
ができる。

また、このようにエラー発生の旨とFSAアドレスの一
部とを通知することで、主記憶装置221の容量を拡張す
る場合にも容易に対応することができる。この場合、通
知するFSAアドレスの一部以外のアドレス長を拡張し
て、主記憶装置221の容量拡張を行えばよい。

IV.発明の変形態様 なお、上述した本発明の実施例にあっては、エラー発
生の際に、レジスタ333に格納されたエラー種別に関す
る３ビット情報を通知するようにしたが、エラー発生か
否かを示す情報のみを通知して、エラー種別及びFSAア
ドレスをサービスプロセッサ241が収集するようにして
もよい。

また、「I.実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、請求項１の発明にあっては、障害発
生の旨を記憶制御装置からアクセス元プロセッサに通知
し、エラーアドレスの収集をサービスプロセッサによっ
て行うので、記憶制御装置のエラーアドレス送出に関す
る部分を省いて、記憶制御装置の装置規模を小型化する
ことができる。

また、請求項２の発明にあっては、障害発生の旨とエ
ラーアドレスの一部を記憶制御装置からアクセス元プロ
セッサに通知し、エラーアドレスの収集をサービスプロ
セッサによって行うので、記憶制御装置のエラーアドレ
ス送出に関する部分を小型化して、記憶制御装置の装置
規模を小型化することが可能になる。

【図面の簡単な説明】

第１図は本発明のエラーアドレス収集方式の原理ブロッ
ク図、 第２図は本発明のエラーアドレス収集方式を適用した実
施例の構成図、 第３図は第１実施例の記憶制御装置の構成図、 第４図は第１実施例のFSAアドレス収集の動作説明図、 第５図は第１実施例のサービスプロセッサの動作説明
図、 第６図は第２実施例の記憶制御装置の構成図、 第７図は第２実施例のFSAアドレス収集の動作説明図、 第８図は第２実施例のサービスプロセッサの動作説明
図、 第９図は計算機システムの構成図、 第10図は従来の記憶制御装置の構成図である。 図において、 111は主記憶装置、113は記憶制御装置、115はサービス
プロセッサ、117はアクセス元プロセッサ、121はアクセ
スパイプライン、123はエラーアドレス保持手段、125は
障害通知手段、131は起動手段、133は格納制御手段、21
1は中央処理装置（CPU）、213はファームウェア、215は
オペレーティングシステム、221は主記憶装置（MSU）、
231は記憶制御装置（MCU）、241はサービスプロセッサ
（SVP）、311,313,315,317はアクセスパイプライン、32
1,323,325,327はFSAレジスタ（FSA-R）、331,631はエラ
ー報告回路、333,661,663,665,667はレジスタ、351はエ
ラー検出回路、635はセレクタ、637はFSAアドレス送出
回路である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】主記憶装置（111）へのアクセス指示を順
   次格納する複数のアクセスパイプライン（121）と、こ
   のアクセスパイプライン（121）のそれぞれに対応し、
   前記主記憶装置（111）に障害が発生したときに前記ア
   クセス指示に含まれる前記主記憶装置（111）のアドレ
   スをエラーアドレスとして保持する複数のエラーアドレ
   ス保持手段（123）と、前記障害発生の旨の通知を行う
   障害通知手段（125）とを有する記憶制御装置（113）
   と、 前記エラーアドレス保持手段（123）の保持内容の収集
   を行うサービスプロセッサ（115）と、 前記主記憶装置（111）のアクセス元であって、前記障
   害通知手段（125）からの通知に応じて前記サービスプ
   ロセッサ（115）を起動する動作をファームウェアで実
   現する起動手段（131）と、前記サービスプロセッサ（1
   15）によって収集した前記エラーアドレスを前記主記憶
   装置（111）に格納する格納制御手段（133）とを有する
   アクセス元プロセッサ（117）と、 を備え、 前記アクセス元プロセッサ117に報告すべき前記主記憶
   装置111のエラーアドレスを、前記アクセス元プロセッ
   サ117上で実行する前記ファームウェアを介して前記サ
   ービスプロセッサ115によって収集するように構成した
   ことを特徴とするエラーアドレス収集方式。
2. 【請求項２】請求項１のエラーアドレス収集方式におい
   て、前記障害発生の旨と前記エラーアドレス保持手段
   （123）に保持したエラーアドレスの一部とを前記障害
   通知手段（125）から前記アクセス元プロセッサ（117）
   に通知し、前記サービスプロセッサ（115）においてこ
   のエラーアドレスの一部と収集した前記複数のエラーア
   ドレス保持手段（123）のそれぞれの保持内容とを比較
   して前記エラーアドレスを特定することを特徴とするエ
   ラーアドレス収集方式。