JP2688371B2 - エラーアドレス制御方式 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 I.実施例と第１図との対応関係 II.実施例の構成及び動作 III.実施例のまとめ 発明の効果 〔概要〕 アクセスパイプラインを用いてエラーアドレスを収集
するようにしたエラーアドレス制御方式に関し、 アクセスパイプラインの回路規模削減を目的とし、 主記憶装置へバースト単位のデータのアクセスを行う
記憶制御装置を有し、順次歩進されるインデックス値と
アドレス間隔とを乗算した値を開始アドレスに加算して
主記憶装置のアドレスを算出してアクセスを行うように
したエラーアドレス制御方式において、記憶制御装置
は、開始アドレスを保持する開始アドレス保持手段と、
アドレス間隔を保持するアドレス間隔保持手段と、順次
計数動作を行ってインデックス値を出力するインデック
ス計数手段と、主記憶装置へのアクセス指示を順次格納
するアクセスパイプラインと、インデックス値をアクセ
スパイプラインに順次入力するインデックス入力手段
と、エラー発生時に、アクセスパイプラインからインデ
ックス値を取り出すインデックス抽出手段と、エラーが
発生したときに、開始アドレス，アドレス間隔の更新を
停止する更新停止手段とを備えるように構成する。

〔産業上の利用分野〕

本発明は、記憶制御装置を介して主記憶装置のアクセ
スを行う計算機システムにおいて、記憶制御装置内のア
クセスパイプラインを用いてエラー発生時の主記憶装置
のアドレスを収集するようにしたエラーアドレス制御方
式に関するものである。

〔従来の技術〕

記憶制御装置を有する計算機システムの全体構成を第
７図に示す。

図において、711のそれぞれはプロセッサであり、各
プロセッサ711は並列処理あるいは分散処理を行う中央
処理装置（CPU）やチャネルプロセッサ（CHP）に対応し
ている。プロセッサ711がチャネルプロセッサである場
合には、図示しないディスプレイ，キーボード，ディス
ク装置等の入出力装置が接続されており、データの入出
力制御が行われる。

721のそれぞれは主記憶装置（MSU）であり、プロセッ
サ711が後述する記憶制御装置731を介して直接読み書き
することができる。

また、731は記憶制御装置（MCU）であり、プロセッサ
711とMSU721の相互のデータや指示のやりとりはこの記
憶制御装置731を介して行われる。

ところで、主記憶装置721を構成する半導体メモリの
動作速度は、プロセッサ711の動作速度に比べると非常
に遅く、１つのアクセスが終了してから次のアクセスを
行っていたのでは主記憶装置721のアクセス効率が悪く
なってしまう。そこで、インタリーブあるいはアクセス
パイプライン等の技法を用いてアクセス効率を上げる工
夫が為されている。

インタリーブは、主記憶装置721を複数個のバンクで
構成する技法であり、隣接するアドレスを異なるバンク
に対応させ、並行してこれらのバンクをアクセスするこ
とにより、主記憶装置721の全体のアクセス効率を上げ
ることができる。１つのバンクは、複数個（例えば数十
個）のメモリ素子から構成されている。

また、アクセスパイプラインは、動作速度の違いによ
るプロセッサ711の待ち状態を回避するためのものであ
る。プロセッサ711から主記憶装置721に対するアクセス
指示が記憶制御装置731に供給されると、このアクセス
指示が主記憶装置721に直ちに送られると共に、記憶制
御装置731内のアクセスパイプラインに供給される。ア
クセスパイプラインに供給されたアクセス指示は、アク
セスパイプラインを構成する複数のレジスタ間で順にシ
フトされ、主記憶装置721のアクセス速度に対応した所
定時間経過後に取り出される。記憶制御装置731は、こ
のアクセスパイプラインから取り出したアクセス指示に
応じて、バス制御等を行ってアクセス結果に対する処理
を行う。

ところで、主記憶装置721にビットエラー等が生じた
場合には、このエラー発生アドレスを特定して、このア
ドレス領域を含むページを切り離す等の処理を行う必要
がある。そのために、アクセスパイプラインの後段にお
いて、エラー発生時にこのアクセスパイプラインに保持
されているアクセス指示に含まれるアドレスをエラーア
ドレス（以後、このエラーアドレスをFSAアドレスと称
する）として取り出して、中央処理装置として動作する
プロセッサ711に送る必要がある。

第８図に、FSAアドレス送出に着目した記憶制御装置7
31の構成を示す。

図において、811,813,815,817はアクセスパイプライ
ンを、821,823,825,827はFSAアドレスを一時保持するFS
Aレジスタ（FSA-R）を、831はFSAアドレス送出回路を、
841は、SVP FSAロギングレジスタをそれぞれ示してい
る。

例えば、４本のアクセスパイプライン811〜817の何れ
かに供給されたアクセス指示は、アクセスパイプライン
を構成する複数のレジスタ間で順次シフトされ、主記憶
装置721の動作速度に対応した所定時間経過後に出力さ
れる。このとき主記憶装置721の動作にエラーが発生す
ると、対応するエラーレジスタ821〜827は、アクセスパ
イプラインから出力されたアクセス先のアドレス（主記
憶装置721のアドレス）をFSAアドレスとして保持する。
更に、この保持されたFSAアドレスはFSAアドレス送出回
路831を介してプロセッサ711に送られ、プロセッサ711
は主記憶装置721の固定番地にFSAアドレスをストアし、
オペレーティングシステム（OS）に対してマシーンチェ
ック割込みによりエラーを報告する。オペレーティング
システムは、主記憶装置721の固定番地からFSAアドレス
を取り出してページ切り離し等の処理が行われる。

また、上述したOSに対するFSAアドレス通知の他に、F
SAアドレスは図示しないサービスプロセッサ（SVP）に
よるハードエラー情報をロギングする目的にも使用され
る。１ビットエラーあるいは２ビットエラーが発生する
と、FSAアドレス送出回路831の出力がSVP FSAロギング
レジスタ841にも入力されて保持される。その後、サー
ビスプロセッサへ１ビットエラーあるいは２ビットエラ
ーの発生が通知され、サービスプロセッサは、SVP FSA
ロギングレジスタ841からFSAアドレスを取り出す。

サービスプロセッサは、FSAアドレスに基づいて、主
記憶装置721の中のRAM素子の実装位置及びRAMチップ内
アドレスを判定し、それらの情報をハードウェア保守者
のためのロギングファイルに格納する。ハードウェア保
守者は、ロギングファイルをアクセスすることにより予
防保守を行う。

〔発明が解決しようとする課題〕

ところで、上述した従来方式にあっては、アクセスパ
イプライン811〜817のそれぞれに、各主記憶装置721の
アクセスアドレスを保持しておく必要があるため、アク
セスパイプライン811〜817の回路規模が大きくなるとい
う問題点があった。

本発明は、このような点にかんがみて創作されたもの
であり、アクセスパイプラインの回路規模を削減するよ
うにしたエラーアドレス制御方式を提供することを目的
としている。

〔課題を解決するための手段〕

第１図は、本発明のエラーアドレス制御方式の原理ブ
ロック図である。

図において、プロセッサ111から入力されるオペレー
ションコード，開始アドレス，アドレス間隔及びバース
ト単位のデータのデータ長を含む制御情報に基づいて、
主記憶装置113へバースト単位のデータのアクセスを行
う記憶制御装置115を有し、順次歩進されるインデック
ス値とアドレス間隔とを乗算した値を開始アドレスに加
算して前記主記憶装置113のアドレスを算出してアクセ
スを行うようにしたエラーアドレス制御方式において、
記憶制御装置115は、開始アドレスを保持する開始アド
レス保持手段121と、アドレス間隔を保持するアドレス
間隔保持手段123と、順次計数動作を行ってインデック
ス値を出力するインデックス計数手段125と、主記憶装
置113へのアクセス指示を順次格納するアクセスパイプ
ライン127と、インデックス計数手段125から出力される
インデックス値をアクセスパイプライン127に順次入力
するインデックス入力手段129と、主記憶装置113のアク
セスにエラーが発生したときに、アクセスパイプライン
127からインデックス値を取り出すインデックス抽出手
段131と、エラーが発生したときに、エラーアドレス計
算用に保持してある開始アドレス，アドレス間隔の更新
を停止する更新停止手段133とを備えるように構成され
ている。

〔作用〕

バースト単位のデータをアクセスする場合、記憶制御
装置115にオペレーションコード，開始アドレス，アド
レス間隔，データ長を含む制御情報が入力され、順次歩
進されるインデックス値とアドレス間隔とを乗算した開
始アドレスに加算することによりアドレスを算出し、主
記憶装置113に対するアクセスを行う。

このような記憶制御装置115において、開始アドレス
保持手段121によって開始アドレスを保持し、アドレス
間隔保持手段123によってアドレス間隔を保持する。イ
ンデックス計数手段125は計数動作を行って順次歩進し
たインデックス値を出力し、このインデックス値はイン
デックス入力手段129によってアクセスパイプライン127
に入力される。

エラー発生時には、インデックス抽出手段131によっ
てこのアクセスパイプライン127に保持されているイン
デックス値を取り出し、このとき、エラーアドレス計算
用に保持してある開始アドレス，アドレス間隔の更新処
理を更新停止手段133によって停止する。従って、主記
憶装置113のアクセスにエラーが発生した場合に、イン
デックス抽出手段131によって取り出されたインデック
ス値と開始アドレス及びアドレス間隔とに基づいて、主
記憶装置113のアドレスを特定することが可能になる。

本発明にあっては、主記憶装置113のアドレスに代え
てインデックス値がアクセスパイプライン127に入力さ
れる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。

第２図は、本発明のエラーアドレス制御方式を適用し
た一実施例の構成を示す。また、第３図，第４図及び第
５図は第２図に示した記憶制御装置221の詳細構成を示
す。

I.実施例と第１図の対応関係 ここで、本発明の実施例と第１図との対応関係を示し
ておく。

プロセッサ111は、プロセッサ211,213,215,217に相当
する。

主記憶装置113は、主記憶装置231,233に相当する。

記憶制御装置115は、記憶制御装置221に相当する。

開始アドレス保持手段121は、開始アドレスレジスタ3
45,スタートアドレス保持レジスタ521に相当する。

アドレス間隔保持手段123は、ディスタンスレジスタ3
41,ディスタンス保持レジスタ523に相当する。

インデックス計数手段125は、加算器331,インデック
スレジスタ343に相当する。

アクセスパイプライン127は、アクセスパイプライン2
51に相当する。

インデックス入力手段129は、レジスタ361,363に相当
する。

インデックス抽出手段131は、レジスタ417,アンドゲ
ート421,423,425,427,453,455,オアゲート431,441,451,
D型フリップフロップ433,435,443,445に相当する。

更新停止手段133は、アンドゲート453,RS型フリップ
フロップ461,インバータ463に相当する。

以上のような対応関係があるものとして、以下本発明
の実施例について説明する。

II.実施例の構成及び動作 第２図に示した実施例の計算機システムは、例えば４
つのプロセッサ211,213,215,217と、記憶制御装置（MC
U）221と、２つの主記憶装置（MSU）231,233とを備えて
いる。

各プロセッサからはバースト単位のデータ（データワ
ード群）を出力し、記憶制御装置221はこのバースト単
位のデータを１回のアクセスで読み書き可能な単位に分
割して、主記憶装置231,233に対するアクセスを行う。

バーストデータを出力するプロセッサ211〜217は、デ
ータワード群と共にコマンド，スタートアドレス，レン
グス，ディスタンス等の制御ワードを出力する。制御ワ
ードにおいて、コマンドはアクセスの種別を示すオペレ
ーションコードを、スタートアドレスはアクセスの対象
となるデータ格納を行う主記憶装置231,233の格納領域
の開始アドレスを、レングスはデータワード群のデータ
長を、ディスタンスはデータを格納する主記憶装置231,
233のアドレス間隔をそれぞれ示している。

また、記憶制御装置221は、上述した制御ワードに基
づいて主記憶装置231あるいは233のアドレスを算出する
２つのアドレス算出回路241,243と、主記憶装置231及び
233に送出したアクセス指示を順次格納するアクセスパ
イプライン251とを備えている。

アドレス算出回路241では、プロセッサ211及び213か
ら出力された制御ワードに基づいて主記憶装置231ある
いは233のアドレスを算出し、データワード群の全ての
データの格納が終了するまで、主記憶装置231,233へア
クセスを繰り返す。この順次出力されたアクセス指示は
アクセスパイプライン251にも入力され、アクセスパイ
プライン251から出力されたアクセス指示に基づいてバ
ス制御あるいはエラーアドレスの特定等の処理が行われ
る。尚、アクセスパイプライン251においては、主記憶
装置231,233の格納アドレスの代わりにインデックスを
保持するものとし、詳細は後述する。

同様に、アドレス算出回路243は、プロセッサ215,217
に対して上述した主記憶装置231,233のアドレスの算出
動作を行う。

第３図に、第２図に示したアドレス算出回路241,243
及びその周辺回路の詳細構成を示す。

第３図において、311,313,315,317はプロセッサ211〜
217のそれぞれに対応したリクエストキューであり、各
プロセッサから出力されたリクエスト（アクセス指示）
を格納する複数段（例えば32段）のバッファとして動作
する。リクエストとしては、上述した制御ワードやデー
タワード群が含まれている。

尚、データのフェッチ（読み出し）の場合は、データ
ワード群は不要であるが、アドレス算出等においてはス
トア（書き込み）の場合と同様である。

321,323はセレクタであり、競合したリクエストの一
方を選択して、アドレス算出回路241あるいは243に供給
する。セレクタ321にはリクエストキュー311及び313の
各出力が入力され、一方を選択してアドレス算出回路24
1に供給する。同様に、セレクタ323は、リクエストキュ
ー315及び317の出力の一方を選択してアドレス算出回路
243に供給する。

また、アドレス算出回路241内にあって、331,353は加
算器を、341はディスタンスレジスタ（DIST-R）を、343
はインデックスレジスタ（IND-R）を、345はスタートア
ドレスレジスタ（STAD-R）を、347はレングスレジスタ
（LEN-R）を、349はストアデータレジスタ（STD-R）
を、351は乗算器を、355,359,361,363,371,373はレジス
タを、357はアドレス変換部をそれぞれ示している。

バースト単位のデータワード群に対応したリクエスト
を生成する場合、制御ワード群の数に対応した初期のク
ロック周期において、リクエストに含まれるディスタン
スをディスタンスレジスタ341に、スタートアドレスを
スタートアドレスレジスタ345に、レングスをレングス
レジスタ347にそれぞれ格納する。尚、ストアの場合
は、データワード群の中の所定バイト数（主記憶装置23
1,233への１回のアクセスで格納可能なバイト数で例え
ば８バイト）のデータをストアデータレジスタ349に格
納する。

これらの格納動作と並行してインデックスレジスタ34
3の値（以後インデックスと称する）を初期値「０」に
設定する。

更に、乗算器351は、ディスタンスレジスタ341に格納
されたディスタンスと、インデックスレジスタ343に格
納されたインデックスとを乗算して、乗算結果を加算器
353の一方端に入力する。加算器353の他方端にはスター
トアドレスレジスタ345に格納されたスタートアドレス
が入力されており、２つの入力端に入力された値が加算
される。加算器353の出力は、スタートアドレスにディ
スタンスとインデックスとを乗算した値を足し合わせた
ものであり、主記憶装置231あるいは233の格納アドレス
を示している。

次のクロック周期において、レジスタ355は加算器353
の加算出力を格納すると共に、レジスタ361はインデッ
クスレジスタ343に格納されたインデックス「０」を格
納する。また、このクロック周期において、インデック
スレジスタ343に格納されたインデックス「０」は加算
器331によって「１」に更新される。

更に、このクロック周期において、アドレス変換部35
7は、レジスタ355に格納された主記憶装置231あるいは2
33の格納アドレスを変換する。このアドレス変換によっ
て、プロセッサ311あるいは313が出力するアドレスか
ら、主記憶装置231あるいは233の格納場所を指定する物
理アドレスに変換される。

次のクロック周期において、レジスタ359はアドレス
変換部357の出力（主記憶装置231あるいは233の物理ア
ドレス）を格納すると共に、レジスタ363はレジスタ361
に保持されているインデックスを格納する。

また、上述した１つ前のクロック周期と同様にして、
インデックスレジスタ343の更新、レジスタ355,361によ
る各データの保持を行う。

このようにして各クロック周期に同期して、主記憶装
置231,233の格納アドレスが算出され、アドレス算出回
路241から出力される。

アドレス算出回路243は、プロセッサ215及び217のリ
クエストに対して同様のアドレス算出を行う。尚、アド
レス算出回路243はアドレス算出回路241と同じ構成であ
るものとし、構成の詳細説明は省略する。

また、第３図において、381,383,391,393のそれぞれ
はレジスタを示している。

アドレス算出回路241あるいは243の各レジスタ359か
ら出力されるアドレスの中で、主記憶装置231に対する
ものがレジスタ381に保持され、主記憶装置233に対する
ものがレジスタ383に保持される。

また、ストアの場合は、ストアデータレジスタ349に
格納されたストアデータが上述したアドレス算出動作に
同期して、順次レジスタ371,373を介してアドレス算出
回路241あるいは243から出力される。この出力されるス
トアデータの中で、主記憶装置231に対するものがレジ
スタ391に保持され、主記憶装置233に対するものがレジ
スタ393に保持される。

尚、実際の主記憶装置231,233へのアクセスは、上述
したレジスタ381あるいは383に保持されたアドレスの他
にコマンド等を付加したリクエストを主記憶装置231あ
るいは233に送ることによって行われる。

第４図に、第２図に示したアクセスパイプライン251
の周辺回路の詳細構成を示す。

第４図において、411,415,417はレジスタを、413はパ
イプラインを、471はプロセッサID保持レジスタを、473
はインデックス保持レジスタをそれぞれ示している。

レジスタ411,パイプライン413,レジスタ415によって
Ｎ段のアクセスパイプライン251が構成されている。す
なわち、レジスタ411が最初のクロック周期に同期して
アクセス指示を取り込み、このアクセス指示は順次クロ
ック周期に同期してパイプライン413をシフトし、Ｎ番
目のクロック周期に同期してレジスタ415に取り込まれ
る。更に、次の（Ｎ＋１番目）クロック周期では、この
レジスタ415に格納されたリクエストがレジスタ417に取
り込まれる。

また、421,423,425,427,453,455はアンドゲートを、4
31,441,451はオアゲートを、433,435,443,445はＤ型フ
リップフロップ（D-FF）を、461はRS型フリップフロッ
プ（RS-FF）を、463はインバータをそれぞれ示してい
る。

アンドゲート421の一方の入力端にはパイプライン413
から出力される主記憶装置231のアクセスに対するイネ
ーブル信号が入力され、他方の入力端には図示しないエ
ラー検出回路から出力される主記憶装置231で発生した
シングルビットエラー（SBエラー）信号が入力される。
従って、主記憶装置231のフェッチのアクセスにおいて
シングルビットエラーが発生すると、このエラー発生に
同期してアンドゲート421から論理“1"の信号が出力さ
れる。

同様に、主記憶装置233のフェッチのアクセスにおい
てシングルビットエラーが発生すると、このエラー発生
に同期してアンドゲート423から論理“1"の信号が出力
される。

また、主記憶装置231フェッチののアクセスにおいて
ダブルビットエラーが発生すると、このエラー発生に同
期してアンドゲート425から論理“1"の信号が出力され
る。主記憶装置233のフェッチのアクセスにおいてダブ
ルビットエラーが発生すると、このエラー発生に同期し
てアンドゲート427から論理“1"の信号が出力される。

２つのアンドゲート421,423の各出力は２入力のオア
ゲート431及び２つのD-FF433,435を介してオアゲート45
1の一方の入力端に入力される。また、２つのアンドゲ
ート425,427の各出力は２入力のオアゲート441及び２つ
のD-FF433,445を介してオアゲート451の他方の入力端に
入力される。従って、２つの主記憶装置231,233の何れ
かに、シングルビットエラーあるいはダブルビットエラ
ーの何れかが発生すると、オアゲート451からは論理
“1"の信号が出力される。尚、シリアルに接続された２
つのD-FF433,435（D-FF433,445も同様）は、レジスタ41
5,417とタイミングを合わせるためのものである。

オアゲート451の出力は、アンドゲート453及び455を
介してプロセッサID保持レジスタ471及びインデックス
保持レジスタ473に入力される。プロセッサID保持レジ
スタ471は、この信号の入力に応じて、レジスタ417に保
持されているリクエストに含まれるプロセッサ識別用の
プロセッサIDを保持する。また、インデックス保持レジ
スタ473は、この信号の入力に応じて、レジスタ417に保
持されているリクエストに含まれるインデックスを保持
する。

上述したオアゲート451の出力は、アンドゲート453と
共にRS-FF461のセット端子にも入力される。RS-FF461
は、オアゲート451から入力される信号の論理が“1"に
なると論理“1"を信号を出力し、この論理“1"はインバ
ータ463で反転されてアンドゲート453の他方の入力端に
論理“0"の信号（FSAログビジー信号）が入力される。
従って、一旦シングルビットエラーあるいはダブルビッ
トエラーが発生するとFSAログビジー信号が出力され、
エラーの解析に必要な情報（プロセッサID,インデック
ス値等）の収集が終了して、例えばサービスプロセッサ
から出力されるエラーリセット信号によってRS-FF461が
リセットされるまで、プロセッサID保持レジスタ471,イ
ンデックス保持レジスタ473のそれぞれにおけるプロセ
ッサID及びインデックス値の更新動作、及び以下に示す
スタートアドレス，ディスタンスの更新動作は停止され
る。

第５図に、スタートアドレス及びディスタンスを保持
する構成を示す。図において、511,513はアンドゲート
を、521はスタートアドレス保持レジスタを、523はディ
スタンス保持レジスタをそれぞれ示している。

スタートアドレスレジスタ345の出力（スタートアド
レス）がスタートアドレス保持レジスタ521に入力さ
れ、ディスタンスレジスタ341の出力（ディスタンス）
がディスタンス保持レジスタ523に入力される。

また、アンドゲート511の一方の入力端にはスタート
アップ信号が入力され、他方の入力端には上述した負論
理のFSAログビジー信号が入力される。このスタートア
ップ信号は、第３図に示したアドレス算出回路241,243
にディスタンス等の各種の値を入力するためのスタート
アップ状態に対応する信号であり、スタートアップ状態
において論理“1"となる。従って、このスタートアップ
状態においてFSAログビジー信号が出力されていなけれ
ばアンドゲート511から論理“1"の信号が出力され、こ
の出力はアンドゲート513を介してスタートアドレス保
持レジスタ521,ディスタンス保持レジスタ523に共に入
力される。このとき、スタートアドレス保持レジスタ52
1はスタートアドレスレジスタ345から出力されるスター
トアドレスを取り込んで保持し、ディスタンス保持レジ
スタ523はディスタンスレジスタ341から出力されるディ
スタンスを取り込んで保持する。

また、エラー発生時にはFSAログビジー信号が出力さ
れるため、スタートアドレス保持レジスタ521,ディスタ
ンス保持レジスタ523のそれぞれに保持されたスタート
アドレス，ディスタンスは更新されず、保持されたまま
となる。

尚、第５図に示した構成は各プロセッサ対応で備えて
おり、スタートアップ状態になったプロセッサに対応し
たスタートアドレス保持レジスタ521,ディスタンス保持
レジスタ523について上述した動作が行われる。また、
これらの構成は、第３図に示したアドレス算出回路241,
243の内部あるいは外部のどちらにあってもよい。

第６図に、上述した記憶制御装置221における動作タ
イミングを示す。図において、「PE0（PE2）スタートア
ップ状態」はプロセッサ211（プロセッサ215）のスター
トアップ状態を、「PE0（PE2）STAD保持レジスタ」はプ
ロセッサ211（プロセッサ215）に対応したスタートアド
レス保持レジスタ521におけるスタートアドレスの保持
状態を、「PE0（PE2） DIST保持レジスタ」はプロセッ
サ211（プロセッサ215）に対応したディスタンス保持レ
ジスタ523におけるディスタンスの保持状態をそれぞれ
示している。

先ず、プロセッサ211がスタートアップ状態になり、
この状態に応じてプロセッサ211に対応したスタートア
ドレス保持レジスタ521にスタートアドレスが、インデ
ックス保持レジスタ523にディスタンスがそれぞれ格納
される。

次に、プロセッサ215がスタートアップ状態になり
（対応するアドレス算出回路が異なるため、プロセッサ
211と並行した動作が可能）、この状態に応じてプロセ
ッサ215に対応したスタートアドレス保持レジスタ521に
スタートアドレスが、ディスタンス保持レジスタ523に
ディスタンスがそれぞれ格納される。

また、第６図において、「SBエラー（DBエラー）」は
シングルビット（ダブルビット）エラーの発生状態を、
「FSAログビジー」はRS-FF461の出力をインバータ463で
反転して得られるFSAログビジー信号を、「IND保持レジ
スタ」はインデックス保持レジスタ473におけるインデ
ックスの保持状態を、「PEID保持レジスタ」はプロセッ
サID保持レジスタ471におけるプロセッサIDの保持状態
を「エラーリセット」はRS-FF461に入力されるエラーリ
セット信号の状態をそれぞれ示している。

主記憶装置231あるいは233のアクセスにシングルビッ
トエラーあるいはダブルビットエラーが発生すると、サ
イクルＮ＋１（第４図のレジスタ411をサイクル１とし
た場合のレジスタ417におけるタイミングをサイクルＮ
＋１とする）においてオアゲート451から論理“1"の信
号が出力され、この信号に応じてプロセッサID保持レジ
スタ471,インデックス保持レジスタ473のそれぞれにお
いてプロセッサIDあるいはインデックスが取り込まれ、
保持される。また、このときRS-FF461がセットされ、FS
Aログビジー信号が出力される。このFSAログビジー信号
の出力に応じて、上述した各レジスタにおけるスタート
アドレス，インデックス値等の更新動作が停止され、例
えばこの更新の停止状態はマシーンチェックシーケンス
の最後にサービスプロセッサからエラーリセット信号が
出力されるまで継続される。

III.実施例のまとめ このように、各プロセッサ211〜217から入力されたデ
ィスタンスにインデックス値を乗算した結果にスタート
アドレスを加算して主記憶装置231,233のアドレスを得
る記憶制御装置221において、アドレスに代えてこのイ
ンデックス値をアクセスパイプライン251に入力して保
持するようにする。主記憶装置231,233のアクセスにシ
ングルビットエラーあるいはダブルビットエラーが発生
すると、対応するインデックス値を取り出して保持する
と共に、スタートアドレス等のアドレス算出に必要な値
の更新を停止して保持する。主記憶装置231,233のFSAア
ドレスはこれら保持された各値を基に計算され、必要に
応じてオペレーティングシステムによるページ切り離し
等の処理が行われる。サービスプロセッサ（SVP）によ
るハードエラーロギングに使用されハードシステムの保
守に用いられる。

従って、アクセスパイプライン251においては、FSAア
ドレスを特定するためにインデックス値を保持すればよ
く、アドレスそのものを保持する場合に比べてアクセス
パイプライン251の回路規模を削減することが可能にな
る。

〔発明の効果〕

上述したように、本発明によれば、主記憶装置のアド
レスに代えてインデックス値をアクセスパイプラインに
入力し、エラー発生時にこのインデックス値を取り出す
と共に開始アドレス及びアドレス間隔の更新を停止して
エラーアドレスを得る。従って、アドレスに代えてイン
デックス値を保持するアドレスパイプラインの回路規模
を削減することができるので、実用的には極めて有用で
ある。

【図面の簡単な説明】

第１図は本発明のエラーアドレス制御方式の原理ブロッ
ク図、 第２図は本発明のエラーアドレス制御方式を適用した一
実施例の全体構成図、 第３図は一実施例の詳細構成図、 第４図は一実施例の詳細構成図、 第５図は一実施例の詳細構成図、 第６図は一実施例の動作タイミング図、 第７図は計算機システムの全体細構成図、 第８図は従来の記憶制御装置の構成図である。 図において、 111はプロセッサ、113は主記憶装置、121は開始アドレ
ス保持手段、123はアドレス間隔保持手段、125はインデ
ックス計数手段、127はアクセスパイプライン、129はイ
ンデックス入力手段、131はインデックス抽出手段、133
は更新停止手段、211,213,215,217はプロセッサ、221は
記憶制御装置（MCU）、231,233は主記憶装置（MSU）、2
41,243はアドレス算出回路、251はアクセスパイプライ
ン、331は加算器、341はディスタンスレジスタ（DIST-
R）、343はインデックスレジスタ（IND-R）、345はスタ
ートアドレスレジスタ（STAD-R）、347はレングスレジ
スタ（LEN-R）、349はストアデータレジスタ（STD-
R）、361,363,411,415,417はレジスタ、413はパイプラ
イン、421,423,425,427,453,455はアンドゲート、431,4
41,451はオアゲート、433,435,443,445はＤ型フリップ
フロップ（D-FF）、461はRS型フリップフロップ（RS-F
F）、463はインバータ、471はプロセッサID保持レジス
タ、473はインデックス保持レジスタ、521はスタートア
ドレス保持レジスタ、523はディスタンス保持レジスタ
である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサ（111）から入力されるオペレ
   ーションコード，開始アドレス，アドレス間隔及びバー
   スト単位のデータのデータ長を含む制御情報に基づい
   て、主記憶装置（113）へ前記バースト単位のデータの
   アクセスを行う記憶制御装置（115）を有し、順次歩進
   されるインデックス値と前記アドレス間隔とを乗算した
   値を前記開始アドレスに加算して前記主記憶装置（11
   3）のアドレスを算出してアクセスを行うようにしたエ
   ラーアドレス制御方式において、 前記記憶制御装置（115）は、 前記開始アドレスを保持する開始アドレス保持手段（12
   1）と、 前記アドレス間隔を保持するアドレス間隔保持手段（12
   3）と、 順次計数動作を行って前記インデックス値を出力するイ
   ンデックス計数手段（125）と、 前記主記憶装置（113）へのアクセス指示を順次格納す
   るアクセスパイプライン（127）と、 前記インデックス計数手段（125）から出力されるイン
   デックス値を前記アクセスパイプライン（127）に順次
   入力するインデックス入力手段（129）と、 前記主記憶装置（113）のアクセスにエラーが発生した
   ときに、前記アクセスパイプライン（127）から前記イ
   ンデックス値を取り出すインデックス抽出手段（131）
   と、 前記エラーが発生したときに、前記開始アドレス，前記
   アドレス間隔の更新を停止する更新停止手段（133）
   と、 を備えるように構成したことを特徴とするエラーアドレ
   ス制御方式。