JPH0411890B2 - - Google Patents
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- JPH0411890B2 JPH0411890B2 JP57113567A JP11356782A JPH0411890B2 JP H0411890 B2 JPH0411890 B2 JP H0411890B2 JP 57113567 A JP57113567 A JP 57113567A JP 11356782 A JP11356782 A JP 11356782A JP H0411890 B2 JPH0411890 B2 JP H0411890B2
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- 238000011084 recovery Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 238000005259 measurement Methods 0.000 claims 1
- 101100341041 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IOC2 gene Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はチヤネルのエラー処理方式に係り、特
に２台以上のチヤネルからIOインターフエイス
により接続された入出力制御装置（IOC）を含む
データ処理システムにおいて、１台のチヤネルの
故障時に、そのチヤネルに対してクリア・チヤネ
ル命令あるいはIOシステム・リセツトが発行さ
れる前にIOセレクテイブリセツトを実行してそ
のチヤネルとIOCとのインターフエイスパスを解
放し、他の方のチヤネルからのパスを使用可能に
しておきその有用性を増加するようにしたもので
ある。
に２台以上のチヤネルからIOインターフエイス
により接続された入出力制御装置（IOC）を含む
データ処理システムにおいて、１台のチヤネルの
故障時に、そのチヤネルに対してクリア・チヤネ
ル命令あるいはIOシステム・リセツトが発行さ
れる前にIOセレクテイブリセツトを実行してそ
のチヤネルとIOCとのインターフエイスパスを解
放し、他の方のチヤネルからのパスを使用可能に
しておきその有用性を増加するようにしたもので
ある。
例えば第１図に示す如く、それぞれCPUA，Ｂ
を有するシステムとシステムがあり図示のよ
うにIOC２がシステムのチヤネルCH１，CH２
及びシステムのチヤネルCH１′と接続されて
いるとき、チヤネルCH１にエラーが発生しこの
エラーがマシンチエツク割込み処理が必要な場
合、このチヤネルCH１がシステムリセツトを実
行することになる。このときチヤネルCH１と
IOC１が結合状態にあつたとしてもそのチヤネル
CH１に接続された他のIOC２もリセツトになる
のでこのIOC２に対し他のチヤネル、例えばシス
テムのチヤネルCH１′よりアクセスされても
ビジー応答となりそのIOC２を使用することがで
きず、データの有効処理上問題となつていた。
尚、図のIOC１，２…は各々下位に入出力装置が
接続されているものである。
を有するシステムとシステムがあり図示のよ
うにIOC２がシステムのチヤネルCH１，CH２
及びシステムのチヤネルCH１′と接続されて
いるとき、チヤネルCH１にエラーが発生しこの
エラーがマシンチエツク割込み処理が必要な場
合、このチヤネルCH１がシステムリセツトを実
行することになる。このときチヤネルCH１と
IOC１が結合状態にあつたとしてもそのチヤネル
CH１に接続された他のIOC２もリセツトになる
のでこのIOC２に対し他のチヤネル、例えばシス
テムのチヤネルCH１′よりアクセスされても
ビジー応答となりそのIOC２を使用することがで
きず、データの有効処理上問題となつていた。
尚、図のIOC１，２…は各々下位に入出力装置が
接続されているものである。
次にこのエラー処理について更に詳述する。
チヤネルからIOインターフエイスにより接続
されたIOCを含むデータ処理システムにおいて、
チヤネル及びIOインターフエイス上に関わるエ
ラーの処理シーケンスを大別すると次のようにな
る。
されたIOCを含むデータ処理システムにおいて、
チヤネル及びIOインターフエイス上に関わるエ
ラーの処理シーケンスを大別すると次のようにな
る。
チヤネルがIOインターフエイスの規約にも
とづきインターフエイス・コントロール・チエ
ツク（ICC）を検出し、IOセレクテイブ・リセ
ツトを実行し、システムにその旨報告する。
とづきインターフエイス・コントロール・チエ
ツク（ICC）を検出し、IOセレクテイブ・リセ
ツトを実行し、システムにその旨報告する。
チヤネル内の故障あるいはIOインターフエ
イス上の動作とは独立に発生するチヤネル内の
エラー検出（チヤネルコントロールチエツク
CCC）時にチヤネルがIOセレクテイブリセツ
トを実行しシステムにその旨を報告する。
イス上の動作とは独立に発生するチヤネル内の
エラー検出（チヤネルコントロールチエツク
CCC）時にチヤネルがIOセレクテイブリセツ
トを実行しシステムにその旨を報告する。
なお前記のフローは、第２図イに示され
る。そして第２図ロに示す如く、チヤネルのエラ
ー発生をサービスプロセツサ（SVP）がロギン
グして、そのエラー内容が回復可能なものと判断
したとき、と同様にクロツクをスタートさ
せ、セレクテイブリセツトを起動実行し、これを
システムに報告することもある。
る。そして第２図ロに示す如く、チヤネルのエラ
ー発生をサービスプロセツサ（SVP）がロギン
グして、そのエラー内容が回復可能なものと判断
したとき、と同様にクロツクをスタートさ
せ、セレクテイブリセツトを起動実行し、これを
システムに報告することもある。
ただしの場合、チヤネルがIOセレクテイ
ブリセツトを実行してもIOインターフエイス上
で故障がある場合には、IOセレクテイブ・リセ
ツト・フエイラー（Failure）としてチヤネルが
システムに報告し、その回復処理手段としてクリ
アチヤネル命令が発行される場合もある。
ブリセツトを実行してもIOインターフエイス上
で故障がある場合には、IOセレクテイブ・リセ
ツト・フエイラー（Failure）としてチヤネルが
システムに報告し、その回復処理手段としてクリ
アチヤネル命令が発行される場合もある。
チヤネル内に、チヤネルがその検出以降動作
不可能なエラーが発生し、システムに対しマシ
ンチエツク割込みが報告され、システムが特殊
なIO命令（クリア・チヤネル）命令と呼ぶ）
を発行することによりチヤネルがIOインター
フエイス上のシステムリセツトを実行しシステ
ムの回復処理をする。
不可能なエラーが発生し、システムに対しマシ
ンチエツク割込みが報告され、システムが特殊
なIO命令（クリア・チヤネル）命令と呼ぶ）
を発行することによりチヤネルがIOインター
フエイス上のシステムリセツトを実行しシステ
ムの回復処理をする。
即ち、第２図ハに示す如く、チヤネル内にエ
ラーが発生しSVPがこれをロギングしてエラ
ーの程度を分析した結果、例えばIMPLを行な
わなければ回復不可能なエラーであると判断す
ると、CPUにマシンチエツク割込を行つてマ
シンチエツク・ハンドラーを起動し、OSはク
リアチヤネル命令を発行する。SVPはこのク
リアチヤネル命令を受けてIOシステム・リセ
ツトを行うようにチヤネルを制御する。これに
よりチヤネルはIOシステムリセツトを実行す
る。またSVPは前記マシンチエツク割込を行
うとき同時にチヤネルの回復処理を開始する。
ところが前記IOシステムリセツトをチヤネル
が実行すると、そのチヤネルに物理的に接続さ
れているIOCは全部リセツトされることにな
り、これらのIOCに対し他のチヤネルからアク
セスが行なわれてもビジー応答となり、要求は
実行されない。
ラーが発生しSVPがこれをロギングしてエラ
ーの程度を分析した結果、例えばIMPLを行な
わなければ回復不可能なエラーであると判断す
ると、CPUにマシンチエツク割込を行つてマ
シンチエツク・ハンドラーを起動し、OSはク
リアチヤネル命令を発行する。SVPはこのク
リアチヤネル命令を受けてIOシステム・リセ
ツトを行うようにチヤネルを制御する。これに
よりチヤネルはIOシステムリセツトを実行す
る。またSVPは前記マシンチエツク割込を行
うとき同時にチヤネルの回復処理を開始する。
ところが前記IOシステムリセツトをチヤネル
が実行すると、そのチヤネルに物理的に接続さ
れているIOCは全部リセツトされることにな
り、これらのIOCに対し他のチヤネルからアク
セスが行なわれてもビジー応答となり、要求は
実行されない。
本発明の目的は、このような問題を改善するた
めに、マシンチエツク割込を発生するようなレベ
ルのエラーについて、当該チヤネルがセレクテイ
ブ・リセツトを実行するように制御して、そのエ
ラー発生時に結合されているIOCに対してのみリ
セツト状態にするように制御して、他のIOCに対
しては他のチヤネルに対しアクセス可能な状態に
するようにしたチヤネルエラー処理方式を提供す
ることを目的とする。
めに、マシンチエツク割込を発生するようなレベ
ルのエラーについて、当該チヤネルがセレクテイ
ブ・リセツトを実行するように制御して、そのエ
ラー発生時に結合されているIOCに対してのみリ
セツト状態にするように制御して、他のIOCに対
しては他のチヤネルに対しアクセス可能な状態に
するようにしたチヤネルエラー処理方式を提供す
ることを目的とする。
この目的を達成するために、本発明のチヤネル
のエラー処理方式では、第１の中央処理装置に接
続された第１のチヤネルからなるシステムと、
第２の中央処理装置に接続された第２のチヤネル
からなるシステムと、これら第１のチヤネル及
び第２のチヤネルにそれぞれ接続される入出力制
御装置を備え、チヤネルの故障あるいはインター
フエイス・コントロール・チエツクの検出時に
IOセレクテイブ・リセツトを実行してチヤネル
の回復処理を行い、チヤネルが動作不可能な故障
時にはチヤネル・コントロール・チエツクより重
大性のあるマシンチエツク割込みを第１の中央処
理装置に要求し、その時点以降そのチヤネルをシ
ステムから切り離し、IOシステム・リセツト
を実行してシステムの回復処理をはかることを目
的とするIO命令がシステムから発行され、IOシ
ステム・リセツトが正常終了したそのチヤネルを
システムＩに再び組込むデータ処理システムにお
いて、故障情報を分析するログ解析手段と、チヤ
ネルのプログラムストレージにおけるセレクテイ
ブ・リセツト実行ルーチン・アドレス出力手段を
有するサービスプロセツサを設け、第１のチヤネ
ルの動作不可能な故障発生をログ解析手段が検出
したとき、サービスプロセツサはこのセレクテイ
ブ・リセツト実行ルーチン・アドレス出力手段よ
りセレクテイブ・リセツト実行ルーチン・アドレ
スを第１のチヤネルに出力し、このチヤネルは
IOセレクテイブ・リセツトを実行して前記第２
のチヤネルからのルートについては入手力制御装
置を使用可能になるように処理を行う手段と、マ
シンチエツク割込みを前記第１の中央処理装置に
出力して、その後前記第１の中央処理装置から
IOシステム・リセツトする指示を待ち、この指
示にもとづきこの第１のチヤネルをIOシステ
ム・リセツトする手段を具備したことを特徴とす
る。
のエラー処理方式では、第１の中央処理装置に接
続された第１のチヤネルからなるシステムと、
第２の中央処理装置に接続された第２のチヤネル
からなるシステムと、これら第１のチヤネル及
び第２のチヤネルにそれぞれ接続される入出力制
御装置を備え、チヤネルの故障あるいはインター
フエイス・コントロール・チエツクの検出時に
IOセレクテイブ・リセツトを実行してチヤネル
の回復処理を行い、チヤネルが動作不可能な故障
時にはチヤネル・コントロール・チエツクより重
大性のあるマシンチエツク割込みを第１の中央処
理装置に要求し、その時点以降そのチヤネルをシ
ステムから切り離し、IOシステム・リセツト
を実行してシステムの回復処理をはかることを目
的とするIO命令がシステムから発行され、IOシ
ステム・リセツトが正常終了したそのチヤネルを
システムＩに再び組込むデータ処理システムにお
いて、故障情報を分析するログ解析手段と、チヤ
ネルのプログラムストレージにおけるセレクテイ
ブ・リセツト実行ルーチン・アドレス出力手段を
有するサービスプロセツサを設け、第１のチヤネ
ルの動作不可能な故障発生をログ解析手段が検出
したとき、サービスプロセツサはこのセレクテイ
ブ・リセツト実行ルーチン・アドレス出力手段よ
りセレクテイブ・リセツト実行ルーチン・アドレ
スを第１のチヤネルに出力し、このチヤネルは
IOセレクテイブ・リセツトを実行して前記第２
のチヤネルからのルートについては入手力制御装
置を使用可能になるように処理を行う手段と、マ
シンチエツク割込みを前記第１の中央処理装置に
出力して、その後前記第１の中央処理装置から
IOシステム・リセツトする指示を待ち、この指
示にもとづきこの第１のチヤネルをIOシステ
ム・リセツトする手段を具備したことを特徴とす
る。
本発明の一実施例を第３図及び第４図にもとづ
き説明する。第３図は本発明の一実施例構成図、
第４図はその動作を説明するフローチヤートであ
る。
き説明する。第３図は本発明の一実施例構成図、
第４図はその動作を説明するフローチヤートであ
る。
図中、１はプログラム・ストレイジ（以下PS）
であつてチヤネルCHの動作を制御する図示省略
したマイクロプロセツサに対するプログラムが格
納されているもの、２はIOインターフエイス、
３はエラー検出部でチヤネルCH内にエラーが発
生したときこれを検出するもの、４はログ情報部
であつてチヤネルCH内のログデータがセツトさ
れていたり、ログデータ検出先の状態を読出すも
の、５はPSアドレスレジスタでPS１内に格納さ
れたプログラムを読出すためのアドレスがセツト
されるもの、１０はログ処理部、１１はログ収集
解析部、１２はレジスタであつてPS１のセレク
テイブ実行ルーチンの先頭アドレスが格納されて
いるものである。
であつてチヤネルCHの動作を制御する図示省略
したマイクロプロセツサに対するプログラムが格
納されているもの、２はIOインターフエイス、
３はエラー検出部でチヤネルCH内にエラーが発
生したときこれを検出するもの、４はログ情報部
であつてチヤネルCH内のログデータがセツトさ
れていたり、ログデータ検出先の状態を読出すも
の、５はPSアドレスレジスタでPS１内に格納さ
れたプログラムを読出すためのアドレスがセツト
されるもの、１０はログ処理部、１１はログ収集
解析部、１２はレジスタであつてPS１のセレク
テイブ実行ルーチンの先頭アドレスが格納されて
いるものである。
PS１は、チヤネルCHに設けられているマイク
ロプロセツサ（図示省略）を制御するための各種
のプログラムが格納されている記憶素子である。
このPS１内には正常時における通常の処理を遂
行するための通常ルーチン用のプログラムの外
に、例えばシステム・リセツトを実行するための
プログラムすなわちチヤネルをIOシステム・リ
セツトする手段であるシステム・リセツト実行ル
ーチンやセレクテイブ・リセツトを実行するため
のプログラムすなわちチヤネルをIOセレクテイ
ブ・リセツトする手段であるセレクテイブ・リセ
ツト実行ルーチン等が格納されている。そしてセ
レクテイブ・リセツト実行ルーチンは先頭アドレ
スがBBBの領域においてPS１内に格納されてい
る。
ロプロセツサ（図示省略）を制御するための各種
のプログラムが格納されている記憶素子である。
このPS１内には正常時における通常の処理を遂
行するための通常ルーチン用のプログラムの外
に、例えばシステム・リセツトを実行するための
プログラムすなわちチヤネルをIOシステム・リ
セツトする手段であるシステム・リセツト実行ル
ーチンやセレクテイブ・リセツトを実行するため
のプログラムすなわちチヤネルをIOセレクテイ
ブ・リセツトする手段であるセレクテイブ・リセ
ツト実行ルーチン等が格納されている。そしてセ
レクテイブ・リセツト実行ルーチンは先頭アドレ
スがBBBの領域においてPS１内に格納されてい
る。
次に本発明の動作を第３図および第４図にもと
づき説明する。この場合、システムは、第１図に
示すものであり、各チヤネルとSVPは第３図の
本発明の構成を有するものでありチヤネルCH１
がIOC２と論理的に接続されているとき、つまり
結合されているときチヤネルCH１においてエラ
ーが発生したものとする。
づき説明する。この場合、システムは、第１図に
示すものであり、各チヤネルとSVPは第３図の
本発明の構成を有するものでありチヤネルCH１
がIOC２と論理的に接続されているとき、つまり
結合されているときチヤネルCH１においてエラ
ーが発生したものとする。
(1) いまチヤネルCH１が通常のデータ処理動作
をしているときIOC２と結合状態にある場合、
チヤネルCH１（以下CHという）内にエラー
が発生すると、CH内のエラー検出部３がこれ
を検出し、SVPのログ処理部１０にこれが報
告される。
をしているときIOC２と結合状態にある場合、
チヤネルCH１（以下CHという）内にエラー
が発生すると、CH内のエラー検出部３がこれ
を検出し、SVPのログ処理部１０にこれが報
告される。
(2) これによりログ処理部１０はログ情報の送出
を要求するのでログ情報部４によりロギングデ
ータがSVPに送出され、これがログ収集解析
部１１で解析される。
を要求するのでログ情報部４によりロギングデ
ータがSVPに送出され、これがログ収集解析
部１１で解析される。
(3) このときSVP（又はCPU）はCHをオフライ
ンにする。
ンにする。
(4) SVPはそれからCHの回復処理を行うが、こ
のとき前記ロギングデータの解析の結果、その
ままでは回復処理のできないようなエラーであ
るとログ収集解析部１１が判定したとき、その
レジスタ１２に保持している、PS１のセレク
テイブ・リセツト実行ルーチンの先頭アドレス
BBBをCHに送出し、これをPSアドレス・レ
ジスタ５にセツトする。これによりCHはセレ
クテイブ・リセツトを実行し、IOC１を除き
CHに論理的に接続されているIOC２のみをリ
セツトすることによりIOC２を他のチヤネルか
ら使用可能にする。
のとき前記ロギングデータの解析の結果、その
ままでは回復処理のできないようなエラーであ
るとログ収集解析部１１が判定したとき、その
レジスタ１２に保持している、PS１のセレク
テイブ・リセツト実行ルーチンの先頭アドレス
BBBをCHに送出し、これをPSアドレス・レ
ジスタ５にセツトする。これによりCHはセレ
クテイブ・リセツトを実行し、IOC１を除き
CHに論理的に接続されているIOC２のみをリ
セツトすることによりIOC２を他のチヤネルか
ら使用可能にする。
(5) なおSVPは前記(4)において回復処理のでき
ないようなエラーであると判断したとき、
CPUに対してマシン・チエツク割込みをかけ
る。これによりマシンチエツク・ハンドラーが
起動し、クリア・チヤネル命令が発行される。
SVPはこれをうけてCHを制御し、これにより
CHはIOシステムリセツトする。
ないようなエラーであると判断したとき、
CPUに対してマシン・チエツク割込みをかけ
る。これによりマシンチエツク・ハンドラーが
起動し、クリア・チヤネル命令が発行される。
SVPはこれをうけてCHを制御し、これにより
CHはIOシステムリセツトする。
なお、割込みには、IO動作終了のときの
通常のIO割込み、インターフエイス・コン
トロール・チエツクの異常終了のIO割込み、
チヤネル・コントロール・チエツクの異常終
了のIO割込み、マシンチエツク割込み等が
あり、このマシンチエツク割込みが、より重大
性のある割込みである。エラーの種類により
CPUに対し割込みするのかどうかきめるが、
回復処理のできないときは、マシンチエツク割
込みが行われる。なお、図には、これら割込み
のうちもつとも重大性の高いマシンチエツク割
込みのみ図示している。
通常のIO割込み、インターフエイス・コン
トロール・チエツクの異常終了のIO割込み、
チヤネル・コントロール・チエツクの異常終
了のIO割込み、マシンチエツク割込み等が
あり、このマシンチエツク割込みが、より重大
性のある割込みである。エラーの種類により
CPUに対し割込みするのかどうかきめるが、
回復処理のできないときは、マシンチエツク割
込みが行われる。なお、図には、これら割込み
のうちもつとも重大性の高いマシンチエツク割
込みのみ図示している。
(6) それから前記チヤネルの回復処理（例えば
IMPL）が終了するとこれによりCHは再びON
ライン状態になり、正常な動作を行うことにな
る。このとき、どのチヤネルやIOCが有効かを
示す構成表にこのチヤネルが有効であることを
書込むことによりCHは再びONライン状態に
なる。
IMPL）が終了するとこれによりCHは再びON
ライン状態になり、正常な動作を行うことにな
る。このとき、どのチヤネルやIOCが有効かを
示す構成表にこのチヤネルが有効であることを
書込むことによりCHは再びONライン状態に
なる。
本発明によればCHをIOシステムリセツトに
するに先立ちIOセレクテイブリセツトする。
このIOセレクテイブリセツトはCPUの指示に
よらずできるので、エラー発生時点よりIOセ
レクテイブリセツトまでの時間T1は、エラー
発生よりIOシステムリセツトまでの時間T2に
比較してかなり短い。したがつてこのT2−T1
の間は前記エラーの発生したCHに物理的にの
み接続されたIOC（第１図のIOC２）は他のチ
ヤネル（例えばCH１′）からアクセス可能と
なり、データ処理効率を高めることができる。
するに先立ちIOセレクテイブリセツトする。
このIOセレクテイブリセツトはCPUの指示に
よらずできるので、エラー発生時点よりIOセ
レクテイブリセツトまでの時間T1は、エラー
発生よりIOシステムリセツトまでの時間T2に
比較してかなり短い。したがつてこのT2−T1
の間は前記エラーの発生したCHに物理的にの
み接続されたIOC（第１図のIOC２）は他のチ
ヤネル（例えばCH１′）からアクセス可能と
なり、データ処理効率を高めることができる。
本発明によれば、チヤネルにIOシステムリセ
ツトとなるようなエラーが発生しても、チヤネル
を一旦IOセレクテイブリセツト状態にするので、
その間他のIOCを使用することができシステムと
しての可能性が増大する。またセレクテイブリセ
ツトのアドレスを保持しているので、チヤネルの
試験時にSVPからセレクテイブリセツトを簡単
に発行できるために試験がやり易くなる。従来チ
ヤネルでは、ICC、CCC発生時のみセレクテイ
ブ・リセツトを発行していたのに比べその試験時
でもセレクテイブ・リセツトを発行できるので、
他のIOCに悪影響を与える割合を少くして試験を
行うことができる。しかも本発明ではCPU側の
指示にもとづかずに、自発的にセレクテイブ・リ
セツトを実行するものであるため、セレクテイ
ブ・リセツトをCPUに負担をかけずに実行する
ことができ、またCPU側ソフトの改変を不要と
するので互換性があり、換言すれば他社のコンパ
チブルOSを走らせても本発明が可能である。
ツトとなるようなエラーが発生しても、チヤネル
を一旦IOセレクテイブリセツト状態にするので、
その間他のIOCを使用することができシステムと
しての可能性が増大する。またセレクテイブリセ
ツトのアドレスを保持しているので、チヤネルの
試験時にSVPからセレクテイブリセツトを簡単
に発行できるために試験がやり易くなる。従来チ
ヤネルでは、ICC、CCC発生時のみセレクテイ
ブ・リセツトを発行していたのに比べその試験時
でもセレクテイブ・リセツトを発行できるので、
他のIOCに悪影響を与える割合を少くして試験を
行うことができる。しかも本発明ではCPU側の
指示にもとづかずに、自発的にセレクテイブ・リ
セツトを実行するものであるため、セレクテイ
ブ・リセツトをCPUに負担をかけずに実行する
ことができ、またCPU側ソフトの改変を不要と
するので互換性があり、換言すれば他社のコンパ
チブルOSを走らせても本発明が可能である。
さらにIOCに接続されている他のシステムにお
いては、待ち時間を短くできるのでそのCPUの
負担を軽くすることができる。
いては、待ち時間を短くできるのでそのCPUの
負担を軽くすることができる。
第１図はデータ処理システムの説明図、第２図
はチヤネルにエラーが発生したときの、従来の処
理状態説明図、第３図は本発明の一実施例構成
図、第４図はその動作説明図である。 図中、１はPS、２はIOインターフエイス、３
はエラー検出部、４はログ情報部、５はPSアド
レスレジスタ、１０はログ処理部、１１はログ収
集解析部、１２はレジスタである。
はチヤネルにエラーが発生したときの、従来の処
理状態説明図、第３図は本発明の一実施例構成
図、第４図はその動作説明図である。 図中、１はPS、２はIOインターフエイス、３
はエラー検出部、４はログ情報部、５はPSアド
レスレジスタ、１０はログ処理部、１１はログ収
集解析部、１２はレジスタである。
Claims (1)
- 【特許請求の範囲】 １ 第１の中央処理装置に接続された第１のチヤ
ネルからなるシステムと、第２の中央処理装置
に接続された第２のチヤネルからなるシステム
と、これら第１のチヤネル及び第２のチヤネルに
それぞれ接続される入出力制御装置を備え、チヤ
ネルの故障あるいはインターフエイス・コントロ
ール・チエツクの検出時にIOセレクテイブ・リ
セツトを実行してチヤネルの回復処理を行い、チ
ヤネルが動作不可能な故障時にはチヤネル・コン
トロール・チエツクより重大性のあるマシンチエ
ツク割込みを第１の中央処理装置に要求し、その
時点以降そのチヤネルをシステムから切り離
し、IOシステム・リセツトを実行してシステム
の回復処理をはかることを目的とするIO命令が
システムから発行され、IOシステム・リセツト
が正常終了したそのチヤネルをシステムに再び
組込むデータ処理システムにおいて、 故障情報を分析するログ解析手段と、チヤネル
のプログラムストレージにおけるセレクテイブ・
リセツト実行ルーチン・アドレス出力手段を有す
るサービスプロセツサを設け、 第１のチヤネルの動作不可能な故障発生をログ
解析手段が検出したとき、サービスプロセツサは
このセレクテイブ・リセツト実行ルーチン・アド
レス出力手段よりセレクテイブ・リセツト実行ル
ーチン・アドレスを第１のチヤネルに出力し、こ
のチヤネルはIOセレクテイブ・リセツトを実行
して前記第２のチヤネルからのルートについては
入出力制御装置を使用可能になるように処理を行
う手段と、これと並行してマシンチエツク割込み
を前記第１の中央処理装置に出力して、その後前
記第１の中央処理装置からIOシステム・リセツ
トする指示を待ち、この指示にもとづきこの第１
のチヤネルをIOシステム・リセツトする手段を
具備したことを特徴とするチヤネルのエラー処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113567A JPS593607A (ja) | 1982-06-30 | 1982-06-30 | チヤネルのエラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113567A JPS593607A (ja) | 1982-06-30 | 1982-06-30 | チヤネルのエラ−処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593607A JPS593607A (ja) | 1984-01-10 |
| JPH0411890B2 true JPH0411890B2 (ja) | 1992-03-02 |
Family
ID=14615524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113567A Granted JPS593607A (ja) | 1982-06-30 | 1982-06-30 | チヤネルのエラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593607A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680492B2 (ja) * | 1984-09-29 | 1994-10-12 | 株式会社日立製作所 | エラー回復方法 |
| US7138955B2 (en) * | 2003-10-23 | 2006-11-21 | Michelin Recherche Et Technique S.A. | Robust antenna connection for an electronics component assembly in a tire |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237738A (en) * | 1975-09-20 | 1977-03-23 | Hitachi Ltd | Information processing system |
| JPS52123141A (en) * | 1976-04-08 | 1977-10-17 | Fujitsu Ltd | Device control system |
| JPS5484445A (en) * | 1977-12-15 | 1979-07-05 | Ibm | Reset control system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150435U (ja) * | 1979-04-12 | 1980-10-29 |
-
1982
- 1982-06-30 JP JP57113567A patent/JPS593607A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237738A (en) * | 1975-09-20 | 1977-03-23 | Hitachi Ltd | Information processing system |
| JPS52123141A (en) * | 1976-04-08 | 1977-10-17 | Fujitsu Ltd | Device control system |
| JPS5484445A (en) * | 1977-12-15 | 1979-07-05 | Ibm | Reset control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593607A (ja) | 1984-01-10 |
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