JPS593607A - チヤネルのエラ−処理方式 - Google Patents
チヤネルのエラ−処理方式Info
- Publication number
- JPS593607A JPS593607A JP57113567A JP11356782A JPS593607A JP S593607 A JPS593607 A JP S593607A JP 57113567 A JP57113567 A JP 57113567A JP 11356782 A JP11356782 A JP 11356782A JP S593607 A JPS593607 A JP S593607A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はチャネルのエラー処理方式に係り、特に２台以
上のチャネルからＩＯインターフェイスにより接続され
た入出力制御装置（ＩＯＣ）を含むデータ処理システム
において、１台のチャネルの故障時に、そのチャネルに
対してクリア・チャネル命令あるいはＩＯシステム・リ
セットが発行される前＜ＩＯセレクティプリセットヲ実
行してそのチャネルとＩＯＣとのインターフェイスパス
を解放し、他の方のチャネルからのパスを使用可能にし
ておきその有用性を増加するよう和したものである。
上のチャネルからＩＯインターフェイスにより接続され
た入出力制御装置（ＩＯＣ）を含むデータ処理システム
において、１台のチャネルの故障時に、そのチャネルに
対してクリア・チャネル命令あるいはＩＯシステム・リ
セットが発行される前＜ＩＯセレクティプリセットヲ実
行してそのチャネルとＩＯＣとのインターフェイスパス
を解放し、他の方のチャネルからのパスを使用可能にし
ておきその有用性を増加するよう和したものである。
例えは第１図に示す如く、それぞれＣＰ Ｕ Ａ、Ｂを
有するシステムＡとシステムＢがあり図示のようにｌ０
Ｃ２がシステムＡのチャネルＣＨＩ 、 ＣＨ２及びシ
ステムＢのチャネルＣＨＩ／と接続されているとき、チ
ャネルＣＨＩにエラーが発生しこのエラーがマシンチェ
ック割込み処理が必層な場合、このチャネルＣＨＩがシ
ステムリセットを実行することになる。このときチャネ
ルｃＨ１とｌ０ＣＩが結合状態にあったとしてもそのチ
ャネルＣＨＩＫ接続された他のｌ０Ｃ２もリセットにな
るのでこのｌ０Ｃ２に対し他のチャネル、例えはシステ
ムＢのチャネルＣＨｌ／よりアクセスされてもビジ一応
答となりそのｌ０Ｃ２を使用することができず、データ
の有効処理上問題となっていた。
有するシステムＡとシステムＢがあり図示のようにｌ０
Ｃ２がシステムＡのチャネルＣＨＩ 、 ＣＨ２及びシ
ステムＢのチャネルＣＨＩ／と接続されているとき、チ
ャネルＣＨＩにエラーが発生しこのエラーがマシンチェ
ック割込み処理が必層な場合、このチャネルＣＨＩがシ
ステムリセットを実行することになる。このときチャネ
ルｃＨ１とｌ０ＣＩが結合状態にあったとしてもそのチ
ャネルＣＨＩＫ接続された他のｌ０Ｃ２もリセットにな
るのでこのｌ０Ｃ２に対し他のチャネル、例えはシステ
ムＢのチャネルＣＨｌ／よりアクセスされてもビジ一応
答となりそのｌ０Ｃ２を使用することができず、データ
の有効処理上問題となっていた。
次にこの工２−処理について更に詳述する。
チャネルから１０インターフエイスにより接続されたＩ
ＯＣを含むデータ処理システムにおいて、チャネル及び
ＩＯインターフェイス上に関わるエラーの処理シーケン
スを大別すると次のようになる。
ＯＣを含むデータ処理システムにおいて、チャネル及び
ＩＯインターフェイス上に関わるエラーの処理シーケン
スを大別すると次のようになる。
■ チャネルが１０インターフエイスの規約にモトツキ
インターフェイス・コントロールのチェック（ＩＣＣ）
を検出し、■０セレクティブ・リセットを実行［７、シ
ステムにその旨報告する。
インターフェイス・コントロールのチェック（ＩＣＣ）
を検出し、■０セレクティブ・リセットを実行［７、シ
ステムにその旨報告する。
■ チャネル内の故障あるいはＩＯインターフェイス上
の動作とは独立に発生するチャネル内のエラー検出（チ
ャネルコントロールチェックＣＣＣ）時にチャネルがＩ
Ｏセレクティプリセットを実行しシステムにその旨を報
告する。
の動作とは独立に発生するチャネル内のエラー検出（チ
ャネルコントロールチェックＣＣＣ）時にチャネルがＩ
Ｏセレクティプリセットを実行しシステムにその旨を報
告する。
なお前記■■のフローは、第２図（イ）に示される。
そして第２図（ロ）に示す如く、チャネルのエラー発生
をサービスプロセッサ（ＳＶＰ）６Ｖｒ＋ギングして、
そのエラー内容が回復可能なものと判断したとき、■■
と同様にクロックをスタートさせ、セレクテイプリセッ
トを起Ｎｕ実行し、これをシステムに報告するとともあ
る。
をサービスプロセッサ（ＳＶＰ）６Ｖｒ＋ギングして、
そのエラー内容が回復可能なものと判断したとき、■■
と同様にクロックをスタートさせ、セレクテイプリセッ
トを起Ｎｕ実行し、これをシステムに報告するとともあ
る。
ただし■■の場合、チャネルが■０セレクテイプリセッ
トを実行してもＩＯインターフェイス上で故障がある場
合には、■０セレクティプ・リセット・フエイラー（Ｆ
ａ！１ｕｒｅ ）としてチャネルがシステムに報告し、
その回復処理手段としてクリアチャネル命令が発行され
る場合もある。
トを実行してもＩＯインターフェイス上で故障がある場
合には、■０セレクティプ・リセット・フエイラー（Ｆ
ａ！１ｕｒｅ ）としてチャネルがシステムに報告し、
その回復処理手段としてクリアチャネル命令が発行され
る場合もある。
■ チャネル内に、チャネルがその検、出以降動作不可
能なエラーが発生し、システムに対しマシンチェック割
込みが乾告され、システムが特殊なＩＯ命令（クリア・
チャネル）命令と呼ぶ）を発行することによりチャオル
がＩＯインターフェイス上のシステムリセットを実行し
、システムの回復処理をする。
能なエラーが発生し、システムに対しマシンチェック割
込みが乾告され、システムが特殊なＩＯ命令（クリア・
チャネル）命令と呼ぶ）を発行することによりチャオル
がＩＯインターフェイス上のシステムリセットを実行し
、システムの回復処理をする。
即ち、第２図（ハ）に示す如く、チャネル内にエラーが
発生しＳＶＰがこれをロギングしてエラーの程度を分析
した結果、例えばＩＭＰＩ４−行なわなければ回復不可
能なエラーであると判断すると、ＣＰＵにマシンチェッ
ク割込を行ってマシンチェック嗜ハンドラーを起動し、
Ｏ８はクリアチャネル命令を発行する。ＳＶＰはこのク
リアチャネル命令を受けてＩＯシステム・リセットを行
うようにチャネルを制御する。これによりチャネルはＩ
Ｏシステムリセットを実行する。またＳｖＰは前記マシ
ンチェック割込を行うとき同時にチャネルの回復処理を
開始する。
発生しＳＶＰがこれをロギングしてエラーの程度を分析
した結果、例えばＩＭＰＩ４−行なわなければ回復不可
能なエラーであると判断すると、ＣＰＵにマシンチェッ
ク割込を行ってマシンチェック嗜ハンドラーを起動し、
Ｏ８はクリアチャネル命令を発行する。ＳＶＰはこのク
リアチャネル命令を受けてＩＯシステム・リセットを行
うようにチャネルを制御する。これによりチャネルはＩ
Ｏシステムリセットを実行する。またＳｖＰは前記マシ
ンチェック割込を行うとき同時にチャネルの回復処理を
開始する。
ところが前記ＩＯシステムリセットをチャネルが実行す
ると、そのチャネルに物理的に接続されているＩＯＣは
全部リセットされることになり、これらのＩＯＣに対し
他のチャネルからアクセスが行なわれてもビジ一応答と
なり、要求は実行されない。
ると、そのチャネルに物理的に接続されているＩＯＣは
全部リセットされることになり、これらのＩＯＣに対し
他のチャネルからアクセスが行なわれてもビジ一応答と
なり、要求は実行されない。
本発明の目的は、このような問題を改善するために、マ
シンチェック割込を発生するようなレベルのエラーにつ
いて、当該チャネルがセレクテイプ・リセットを実行す
るように制御して、そのエラー発生時に結合されている
ＩＯＣに対してのみリセット状態にするように制御して
、他のＩＯＣに対しては他のチャネルに対しアクセス可
能な状態にするようＫしたチャネルエラー処理方式を提
供することを目的とする。
シンチェック割込を発生するようなレベルのエラーにつ
いて、当該チャネルがセレクテイプ・リセットを実行す
るように制御して、そのエラー発生時に結合されている
ＩＯＣに対してのみリセット状態にするように制御して
、他のＩＯＣに対しては他のチャネルに対しアクセス可
能な状態にするようＫしたチャネルエラー処理方式を提
供することを目的とする。
この目的を達成するために、本発明のチャネルのエラー
処理方式では、中央処理−装置と複数のチャネルと複数
のチャネルに接続される入出力制御装置を含む複数の入
出力制御装置を備え、チャネルの故障あるいは■０イン
ターフェイス上規定されたインターフェイス・コントロ
ール・チェックの検出時に工０インターフェイス上のＩ
Ｏセレクテイブ・リセットを実行し、チャネルの特殊な
故障時にはチャネル・コントロール・チェックより重大
性のある割込みをシステムに要求し、その時点以降その
チャネルをシステムからきりはなし、ＩＯシステムリセ
ットを実行することを特徴とする特殊なＩＯ命令が、シ
ステムから発行され、ＩＯシステム・リセットが正常終
了したらそのチャネルをシステムに再び組込むデータ処
理システムにおいて、故障情報を分析するログ解析手段
と、チャネルのプログラムストレージにおけるセレクテ
ィプリセット実行ルーチン・アドレス出力手段を設け、
上記特殊な故障発生を検出したときこのセレクテイブ・
リセット実行ルーチン・アドレス出力手段よりセレクテ
イプ・リセット実行ルーチン・アドレスを出力してＩＯ
セレクテイブ・リセットの実行をチャネルに指示するよ
うにしたことを特徴とする。
処理方式では、中央処理−装置と複数のチャネルと複数
のチャネルに接続される入出力制御装置を含む複数の入
出力制御装置を備え、チャネルの故障あるいは■０イン
ターフェイス上規定されたインターフェイス・コントロ
ール・チェックの検出時に工０インターフェイス上のＩ
Ｏセレクテイブ・リセットを実行し、チャネルの特殊な
故障時にはチャネル・コントロール・チェックより重大
性のある割込みをシステムに要求し、その時点以降その
チャネルをシステムからきりはなし、ＩＯシステムリセ
ットを実行することを特徴とする特殊なＩＯ命令が、シ
ステムから発行され、ＩＯシステム・リセットが正常終
了したらそのチャネルをシステムに再び組込むデータ処
理システムにおいて、故障情報を分析するログ解析手段
と、チャネルのプログラムストレージにおけるセレクテ
ィプリセット実行ルーチン・アドレス出力手段を設け、
上記特殊な故障発生を検出したときこのセレクテイブ・
リセット実行ルーチン・アドレス出力手段よりセレクテ
イプ・リセット実行ルーチン・アドレスを出力してＩＯ
セレクテイブ・リセットの実行をチャネルに指示するよ
うにしたことを特徴とする。
本発明の一実施例を第３図及び第４図にもとづき説明す
る。第３図は本発明の一実施例構成図、第４図はその動
作を説明するフローチャートである。
る。第３図は本発明の一実施例構成図、第４図はその動
作を説明するフローチャートである。
図中、１はプログラム・ストレイジ（以下ＰＳ）であっ
てチャネルＣＨの動作を制御する図示省略したマイクロ
プロセッサに対するプログラムが格納されているもの、
２は■０インターフェイス、３はエラー検出部でチャネ
ルＣＨ内にエラーが発生したときこれを検出するもの、
４はログ情報部であってチャネルＣＨ内のログデータが
セットされていたり、ログデータ検出先の状態を読出丁
もの、５はＰＳアドレスレジスタでＰＳｌ内に格納され
たプログラムを読出すためのアドレスがセットされるも
の、１０はログ処理部、１１はログ収集解析部、１２は
レジスタであってＰＳｌのセレ。
てチャネルＣＨの動作を制御する図示省略したマイクロ
プロセッサに対するプログラムが格納されているもの、
２は■０インターフェイス、３はエラー検出部でチャネ
ルＣＨ内にエラーが発生したときこれを検出するもの、
４はログ情報部であってチャネルＣＨ内のログデータが
セットされていたり、ログデータ検出先の状態を読出丁
もの、５はＰＳアドレスレジスタでＰＳｌ内に格納され
たプログラムを読出すためのアドレスがセットされるも
の、１０はログ処理部、１１はログ収集解析部、１２は
レジスタであってＰＳｌのセレ。
クチイブ実行ルーチンの先頭アドレスが格納されている
ものである。
ものである。
ＰＳｌは、チャネルＣＨに設けられているマイクロプロ
セッサ（図示省略）を制御するための各種のプログラム
が格納されている記憶素子である。
セッサ（図示省略）を制御するための各種のプログラム
が格納されている記憶素子である。
このＰＳｌ内には正常時における通常の処理を遂行する
だめの通常ルーチン用のプログラムの外に、例えばシス
テム書リセットを実行するためのプログラムであるシス
テム・リセット実行ルーチンやセレクテイプ・リセット
ヲ実行するためのセレクテイプ・リセット実行ルーチン
等が格納されている。そしてセレクテイプφリセット実
行ルーチンは先頭アドレスがＢＢＢの領域においてＰＳ
ｌ内に格納されている。
だめの通常ルーチン用のプログラムの外に、例えばシス
テム書リセットを実行するためのプログラムであるシス
テム・リセット実行ルーチンやセレクテイプ・リセット
ヲ実行するためのセレクテイプ・リセット実行ルーチン
等が格納されている。そしてセレクテイプφリセット実
行ルーチンは先頭アドレスがＢＢＢの領域においてＰＳ
ｌ内に格納されている。
次に本発明の動作を第３図および第４図にもとづき説明
する。この場合、システムは、第１図に示すものであり
、各チャネルとＳｖＰは第３図の本発明の構成を有する
ものでありチャネルＣＨＩがｌ０Ｃ２と論理的に接続さ
れているとき、つまり結合されているときチャネルＣＨ
Ｉにおいてエラーが発生したものとする。
する。この場合、システムは、第１図に示すものであり
、各チャネルとＳｖＰは第３図の本発明の構成を有する
ものでありチャネルＣＨＩがｌ０Ｃ２と論理的に接続さ
れているとき、つまり結合されているときチャネルＣＨ
Ｉにおいてエラーが発生したものとする。
（１）いまチャネルＣＨｉが通常のデータ処理動作をし
ているときｌ０Ｃ２と結合状態にある場合、チャネルＣ
Ｈ１（以下ＣＨという）内にエラーが発生すると、ＣＨ
内のエラー検出部３がこれを検出［２、ＳｖＰのログ処
理部１０にこれが報告される。
ているときｌ０Ｃ２と結合状態にある場合、チャネルＣ
Ｈ１（以下ＣＨという）内にエラーが発生すると、ＣＨ
内のエラー検出部３がこれを検出［２、ＳｖＰのログ処
理部１０にこれが報告される。
（２） これによりログ処理部１０はログ情報の送出
を要求するのでログ情報部４によりロギングデータがＳ
ｖＰに送出され、これがログ収集解析部１１で解析され
る。
を要求するのでログ情報部４によりロギングデータがＳ
ｖＰに送出され、これがログ収集解析部１１で解析され
る。
（３）コツトきＳ−Ｖ Ｐ （又ハＣＰ Ｕ ） ハＣ
Ｈヲ、ｄ−フラインにする。
Ｈヲ、ｄ−フラインにする。
（４１ＳＶＰはそれからＣＨの回復処理を行うが、この
とき前記ロギングデータの解析の結果、そのままでは回
復処理のできな（・ようなエラーであるとログ収集解析
部１１が判定したとき、そのレジスタ１２に保持してい
る、ＰＳｌのセレクテイブ・リセット実行ルーチンの先
頭アドレスＢＢＢをＣＨＫ送出し、これをＰＳアドレス
・レジスタ５にセットする。これによりＣＨはセレクテ
ィプ・リセットされ、ｌ０Ｃ２を除きＣＨ忙物理的に接
続されているｌ０Ｃ１例えばＩＯＣを他のチャネルが使
用可能状態にするや（５）なおＳｖＰは前記（４１にお
いて回復処理のできないようなエラーであると判断した
とき、ＣＰＵに対してマシン・チェック割込みをかける
。これによりマシンチェック・ハンドラーが起動し、ク
リア・チャネル命令が発行される。
とき前記ロギングデータの解析の結果、そのままでは回
復処理のできな（・ようなエラーであるとログ収集解析
部１１が判定したとき、そのレジスタ１２に保持してい
る、ＰＳｌのセレクテイブ・リセット実行ルーチンの先
頭アドレスＢＢＢをＣＨＫ送出し、これをＰＳアドレス
・レジスタ５にセットする。これによりＣＨはセレクテ
ィプ・リセットされ、ｌ０Ｃ２を除きＣＨ忙物理的に接
続されているｌ０Ｃ１例えばＩＯＣを他のチャネルが使
用可能状態にするや（５）なおＳｖＰは前記（４１にお
いて回復処理のできないようなエラーであると判断した
とき、ＣＰＵに対してマシン・チェック割込みをかける
。これによりマシンチェック・ハンドラーが起動し、ク
リア・チャネル命令が発行される。
ＳＶＰはこれをうけてＣＨを制御し、これによりＣＨは
■０システムリセットする。
■０システムリセットする。
（６） それから前記チャネルの回復処理（例えばＩ
ＭＲＬ）が終了するとこれＫよりＣＨ，は再びＯＮライ
ン状態になり、正常な動作を行うことになる。
ＭＲＬ）が終了するとこれＫよりＣＨ，は再びＯＮライ
ン状態になり、正常な動作を行うことになる。
本発明によればＣＨをＩＯシステムリセットにするに先
立ちＩＯセレクティプリセットする。
立ちＩＯセレクティプリセットする。
このＩＯセレクティプリセットはＣＰＵの指示によらず
できるので、エラー発生時点よりＩＯセレクテイプリセ
ットまでの時間ＴＩは、エラー発生よりＩＯシステムリ
セットまでの時間Ｔ２に比較してかなり短い。したがっ
てとのＴ１−Ｔｌの間は前記エラーの発生したＣＨに物
理的にのみ接続されたｌ０Ｃ（第１図のｌ０Ｃ２）は他
のチャネル（例えばＣＨＩ／）からアクセス可能となり
、データ処理効率を高めることができる。
できるので、エラー発生時点よりＩＯセレクテイプリセ
ットまでの時間ＴＩは、エラー発生よりＩＯシステムリ
セットまでの時間Ｔ２に比較してかなり短い。したがっ
てとのＴ１−Ｔｌの間は前記エラーの発生したＣＨに物
理的にのみ接続されたｌ０Ｃ（第１図のｌ０Ｃ２）は他
のチャネル（例えばＣＨＩ／）からアクセス可能となり
、データ処理効率を高めることができる。
本発明によれは、チャネルに１０システムリセツトとな
るような工２−が発生しても、チャネルを一旦ＩＯセレ
クティプリセット状態にするので、その間他のＩＯＣを
使用することができシステムとしての可用性が増大する
。またセレクティプリセットのアドレスを保持している
ので、チャネルの試験時にＳＶＰからセレクティプリセ
ットを簡単に発行できるために試験がやり易くなる。従
来チャネルでは、ＩＯＣ，ＣＣＣ発生時のみセレクテイ
ブ・リセットを発行していたのに比べその試験時でもセ
レクテイプ・リセットを発行できるので、他のｌ０ＣＫ
悪影響を与える割合を少くしてＩＫＭを行うことができ
る。
るような工２−が発生しても、チャネルを一旦ＩＯセレ
クティプリセット状態にするので、その間他のＩＯＣを
使用することができシステムとしての可用性が増大する
。またセレクティプリセットのアドレスを保持している
ので、チャネルの試験時にＳＶＰからセレクティプリセ
ットを簡単に発行できるために試験がやり易くなる。従
来チャネルでは、ＩＯＣ，ＣＣＣ発生時のみセレクテイ
ブ・リセットを発行していたのに比べその試験時でもセ
レクテイプ・リセットを発行できるので、他のｌ０ＣＫ
悪影響を与える割合を少くしてＩＫＭを行うことができ
る。
第１図はデータ処理システムの説明図、第２図はチャネ
ルにエラーが発生したときの、従来の処理状態説明図、
第３図は本発明の一寮施例構成図、第４図はその動作説
明図である。 図中、１はＰＳ、２は■０インターフェイス、３はエラ
ー検出部、４はログ情報部、５はＰＳアドレスレジスタ
、１０はログ処理部、１１はログ収集解析部、１２はレ
ジスタである。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 Ｓ 囚 セ
ルにエラーが発生したときの、従来の処理状態説明図、
第３図は本発明の一寮施例構成図、第４図はその動作説
明図である。 図中、１はＰＳ、２は■０インターフェイス、３はエラ
ー検出部、４はログ情報部、５はＰＳアドレスレジスタ
、１０はログ処理部、１１はログ収集解析部、１２はレ
ジスタである。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 Ｓ 囚 セ
Claims (1)
- （１）中央処理装置と複数のチャネルと複数のチャネル
に接続される入出力制御装置を含む複数の入出力制御装
置を備え、チャネルの故障あるいはＩＯインターフェイ
ス上規定されたインターフェイス・コントロール・チェ
ックの検出時にＩＯインターフェイス上のＩＯセレクテ
イブ・リセットを実行Ｉ２、チャネルの特殊な故障時に
はチャネル・コントロール・チェックより重大性のある
割込みをシステム 、粂し、その時点以降そのチャネル
をシステムからきりはなし、１０システムリセツトを実
行することを特徴とする特殊なＩＯ命令がシステムから
発行され、ＩＯシステム・リセットが正常終了したらそ
のチャネルをシステムに再び組込むデータ処理システム
において、故障情報を分析するログ解析手段と、チャネ
ルのプログラムストレージにおけるセレクテイプリセッ
ト実行ルーチン・アドレス出力手段を設け、上記特殊な
故障発生を検出したときこのセレクテイブφリセット実
行ルーチン・アドレス出力手段よりセレクテイブ・リセ
ット実行ルーチン・アドレスを出力して■０セレクティ
ブ・リセットの実行をチャネルに指示するようにしたこ
とを特徴とするチャネルのエラー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113567A JPS593607A (ja) | 1982-06-30 | 1982-06-30 | チヤネルのエラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113567A JPS593607A (ja) | 1982-06-30 | 1982-06-30 | チヤネルのエラ−処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593607A true JPS593607A (ja) | 1984-01-10 |
| JPH0411890B2 JPH0411890B2 (ja) | 1992-03-02 |
Family
ID=14615524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113567A Granted JPS593607A (ja) | 1982-06-30 | 1982-06-30 | チヤネルのエラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593607A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119488A (en) * | 1984-09-29 | 1992-06-02 | Hitachi, Ltd. | Input/output system implementing several access paths for rerouting data in the event one path fails |
| JP2007515856A (ja) * | 2003-10-23 | 2007-06-14 | ソシエテ ドゥ テクノロジー ミシュラン | タイヤの電子部品組立体のための強力なアンテナ接続構造 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237738A (en) * | 1975-09-20 | 1977-03-23 | Hitachi Ltd | Information processing system |
| JPS52123141A (en) * | 1976-04-08 | 1977-10-17 | Fujitsu Ltd | Device control system |
| JPS5484445A (en) * | 1977-12-15 | 1979-07-05 | Ibm | Reset control system |
| JPS55150435U (ja) * | 1979-04-12 | 1980-10-29 |
-
1982
- 1982-06-30 JP JP57113567A patent/JPS593607A/ja active Granted
Patent Citations (4)
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| JP2007515856A (ja) * | 2003-10-23 | 2007-06-14 | ソシエテ ドゥ テクノロジー ミシュラン | タイヤの電子部品組立体のための強力なアンテナ接続構造 |
| JP4914215B2 (ja) * | 2003-10-23 | 2012-04-11 | ソシエテ ド テクノロジー ミシュラン | タイヤの電子部品組立体のための強力なアンテナ接続構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411890B2 (ja) | 1992-03-02 |
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