JPH01226064A - データ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は情報処理装置の主記憶と入出力装置の間で、デ
ータ単位をデータチェーンにより直接転送するデータ転
送回路に関し、 前記データチエインを転送する場合に、入出力装置と主
記憶との間の転送速度を殆ど低下させることなく、シか
もデータオーバランが発生しないようなデータ転送回路
を提供することを目的とし、前記入出力装置と主記憶の
間にサブチャネルのデータアドレスを一時記憶する転送
用作業領域を設け、 前記入出力装置と転送用作業領域に一時記憶されたサブ
チャネルのアドレスをそれぞれ記憶するレジスタの内容
を比較する手段と、 該レジスタの内容か−、致した時転送を停止し、異なる
時は所定方向に転送を開始させる手段とを具えた構成と
する。

〔産業上の利用分野〕

本発明は情報処理装置の主記憶と入出力装置の間で、デ
ータ単位をデータチエインにより直接転送するデータ転
送回路に関するものである。

〔従来の技術〕

従来、情報処理装置のプログラムでは仮想記憶方式でア
ドレスが決められているのに対し、主記憶ではページと
いう一定のサイズの領域に分割して使用されている。

すなわち、仮想記憶方式では、仮想アドレスが仮令連続
的な領域でも、この領域がページの境界にまたがつ【い
る場合は、通常その領域を実アドレスに変換したとき、
ページの境界でアドレスが連続とならない。

そのため、あるデータブロックのデータ長がべ、−ジの
境界にまたがっている場合に、このデータを入出力装置
（Ｉｌｏ）に転送するには、データの転送の中途のペー
ジ境界において、実アドレスを切替え【転送する必要が
ある。また、入出力装置からのデータを主記憶上のペー
ジ境界にまたがって読込む場合にもデータ転送の中途で
実アドレスの切替えが必要となる。このようなデータア
ドレスの切替え動作をデータチエインと称する。

第４図（ＣＣ）はデータチエインの図示による説明図で
ある。すなわち、右側の仮想メモリ５′では各ページ■
〜■に連続してアドレスが付与されているが、左側の主
記憶３の実メモリでは図に示すように、間欠的にまた順
序不同に格納される。そして、その間はチエインによシ
ページ順に連結される。

従つ【、この主記憶３と入出力装置Ｃｌ１０）５のファ
イルとの間で転送を行なうための読出し、書込みの際に
このチエインを介して行なわれ、処理時間が不同となる
。

このようなチエインは、ソフトウェアがチャネル命令語
（ＣＣＷ）によつ″Ｃ指定され、１つのＣＣＷは１つの
データ領域をデータバイトアドレスとデータバイトカウ
ントによシ示している。１つのＣＣＷが指定するデータ
領域に対するデータの書込み、読出しが行なわれた後に
ＣＣＷのデータチエイン指定フラグがチエツクされ、′
１”ならばデータチエイン動作が行なわれる。このとき
次のＣＣＷが主記憶５から取出され、次のデータ領域の
データバイトアドレスから指定されたバイトカウント数
分のデータ転送が行なわれる。

〔発明が解決しようとする課題〕

上記データチエインＯアドレス切替え処理は、入出力装
置Ｃｌ１０）と主記憶との間でデータオーバ２ンが発生
しないように速かに行なわれなければならない、もし時
間がかがシすぎるとデータオーバ２ンが発生するおそれ
がある。

たとえば、高速でデータを転送する磁気ディスク装置に
おいて、媒体上の複数のブロックを連続転送する場合、
従来はブロックとブロックの間のギャップ部でデータ転
送が途切れるようなタイミングでデータチエインされる
ようにしていた。

′しかじ、磁気ディスクの記録密度の向上によシ、デー
タの転送レートは向上し、そのためブロック間ギャップ
でデータチエインを行なうには十分な処理時間がとれな
くなってきた。

そのため、第４図（６）に示すセクタインタリープと呼
ばれる方式が提案されている。すなわち、同図■、■に
示すように、１つのトラックを論理的に複数のトラック
として扱い、物理的なブロック番号とは別に論理的なブ
ロック番号をトラック上のブロックに付し、この論理ブ
ロック番号の順にアクセスを行なうことで、見掛は上の
ブロック間ギャップを長くする。同図は、トラックを３
つの論理トラックに見せる場合である。

しかし、この方式ではデータオーバランは防げるが実質
的にデータ転送速度が低下してしまう。

そこで、同図（６）の構成例に示すように、ＣＰＵ１内
で制御装置２で制御される主記憶（ＭＳ）３と入出力装
置１（Ｉｌｏ）５との間にデータ転送用作業領域（バッ
ファ）４を設ける。これらの間のデータの転送をデータ
転送回路（ＤＭＡ）で制御する。データ入力時は入出力
装置Ｃｌ１０）５からのデータを一旦バツファ４に格納
し、その後主記憶（ＭＳ　）　３に転送し、データ出力
時は主記憶（ＭＳ）３がらのデータを一亘バツフ７４に
格納し、その後入出力装置ｔ（Ｉｌｏ）５に転送する方
法が考えられる。

しかし、この方式ではデータ入力時はバッファ４をデー
タが通過する時間だけ主記憶（ＭＳ）３に対するデータ
転送が遅れ、データ出力時はバッファ４をデータが通過
する時間゛だけ入出力装置ｌ！（Ｉ１０）５に対するデ
ータ転送が遅れるため、やは９オーバランを発生するお
それがある。

本発明の目的は、データチエインを行なう場合、入出力
装置と主記憶との間の転送速度を殆ど低下させることな
しに、しかもデータオーバランが発生しないようなデー
タ転送回路を提供することである。

〔課題を解決するための手段〕

前記目的を達成するため、本発明においては、情報処理
装置の主記憶と入出力装置の間で、所定長のデータ単位
をデータチェーンにより直接転送するデータ転送回路に
おい【、 前記入出力装置と主記憶の間にサブチャネルのデータア
ドレスを一時記憶する転送用作業領域を設け、 前記入出力装置と転送用作業領域に一時記憶されたサブ
チャネルのアドレスをそれぞれ記憶するレジスタの内容
を比較する手段と、 該レジスタの内容が一致した時転送を停止し、異なる時
は所定方向に転送を開始させる手段を具えた構成とする
。

〔作　用〕

第１図の原理説明図に示すように、第４図（Ｃ）と同様
にデータ転送用作業領域（バッファ）４を設けるととも
に、データ転送回路１０に単にＤＭＡの機能の外、上記
構成の機能をもたせる。すなわち、転送時工１０５とバ
ッファ４間の転送におけるバッファ４上のデータアドレ
スＡＯとバッファ４とＭＳ３間の転送におけるバッファ
４上のデータアドレスＡ１とを比較器１２で比較し、一
致した時はバッファ→ＭＳｉたはバッファ←ＭＳの転送
を待ち、不一致の時はバイトカウント数Ｎ＠　＊　Ｎｔ
の大小で、バッファ→ＭＳまたはバッファ←ＭＳの転送
を開始する。このように、転送方向の入力に応じ待ち時
間を設定し、かつ主記憶のアクセス時間は十分短いこと
からチエイン時間を十分に確保することができる。

〔実　施　例〕

第２図は本発明の実施例の構成説明図である。

同図は、第１図のデータ転送回路１０の詳細図を開示し
たものである。すなわち、転送先レジスタ群１１［は下
図の構成図と対応して示すように、ＡＯ〜Ａ３等とバイ
ト数ＮＯ〜Ｎ３等を設定する。

ζこで、ＡＯとＮＯは、ｌ１０５４＋バツフア４間の転
送におけるバッファ４上のデータアドレスとバイトカウ
ント。

Ａ１とＮ１は、バッファ４０Ｍ５３間の＠送におけるバ
ッファ４上のデータアドレスとバイトカウント。

Ａ２とＮ２は、バッファ４−＋ＭＳ３間の転送における
ＭＳＡ上のデータアドレストバイトカウントである。

このうちアドレスＡＯとアドレスＡ１とを比較器（ＣＰ
Ｌ）１２に入れ、一致した時その反転出力の高レベルを
出力する。一方モード設定部１３でリード／ライトによ
シ高低レベルを出力し、ＣＰＬ１２の出力とともにそれ
ぞれＡＮＤゲー）　１４ｔｓ　１４！　に入力させ、Ａ
ＮＤゲート１４１の出力でｌ１０５に対応するデータ要
求信号ＤＲＥＱ０をＡＮＤゲート１５１よシ出力させ、
ＡＮＤゲート１４８の出力でバッファ４に対応するデー
タ要求信号ＤＲＥＱ　１を出力させる。

以下主記憶３内の各ページに対応する要求信号ＤＲＥＱ
２，３・・・等は、バッファ４に対する要求信号ＤＲＥ
Ｑ　１と並列に設定される。

上記構成のデータ転送回路１０を用いた場合の本発明の
作用につき説明する。　　。

（１）入出力装置からデータを主記憶に転送する場合デ
ータ転送開始時、データ転送用作業領域４の先頭アドレ
スＡＯと転送すべきデータバイトカウント値ＮＯを転送
先レジスタ群内のレジスタ対１ｌ−Ｏａ、１１−０６に
、また同じ値をレジスタ対１ｌ−ＩＩｏＬ、１１−１６
に設定する０次に、主記憶５上の各ページに対応するデ
ータ格納域６−１の先頭アドレスＡ２とバイトカウント
値Ｎ２をレジスタ対１１−２ｇ、１１−２６に設定する
。また、モード設定レジスタ１５にリードモードを設定
する０以上の設定の後ＤＭＡの動作を開始する。

いｔ、ＤＭＡサブチャネル０によｊｏ、ｌ１０５からの
データをバッファ４に、ＤＭＡサブチャネル１．２はバ
ッファ４のデータを主記憶５の■領域３−１にそれぞれ
転送しようとする。

比較器（ＣＰＬ）１２はＤＭＡ動作中レジスタ１ｌ−Ｏ
ＩｏＬ。

１１−１８内のアドレスＡＯ，ＡＩを常に比較しておル
、ＡＯとＡ１が一致し【いる場合でリード（高レベル）
であると、ＤＲＥＱ　Ｏはレディ状態としＤＲＥＱ１．
２をマスクする。そのため、バッファ４にＩｌｏ　５か
ら新たなデータが転送され、レジスタ１１−０５内のア
ドレスＡＯの内容が更新されるまでは、バッファ４から
主記憶３上のデータ■領域５−１に対するデータ転送は
待たされる。

次に主記憶３上の■領域６−１に対するデータ転送が行
なわれると、レジスタ１１−２６　内のバイト数Ｎ２は
順次減少し、領域３−１に対するデータ転送が終了する
と、ＤＭＡサブチャネル２のバイト数カウント１直Ｎ２
の内容は１０”とな、９、ＤＭＡサブチャネル１，２の
動作は一時停止する。このとき、プログラムは主記憶３
からＣＣＷを取出し、次に転送する■領域３−２のデー
タアドレスとバイト数カウント値をＤＭＡサブチャネル
２のレジスタ１１−２α、１１−２６に設定し、再度Ｄ
ＭＡサブチャネル１゜２の動作を開始させる。

この間ＤＭＡサブチャネル０の動作は停止することなく
続けられるため、データチエイン６埋のためにデータオ
ーバランが発生することはない。データチエインの指定
がさらに■領域６−４．■領域５−４に対してなされる
場合も以上と同様に制御される。

（２）主記憶から入出力装置に転送する場合モード設定
レジスタ１３にライトモードを設定する以外は（１）で
説明した場合と同じ設定を行ない、ＤＭＡの動作を開始
する。

いま、ＤＭＡサブチャネル０はＩｌｏ　５ヘバツフア４
のデータを、ＤＭＡサブチャネル１．２は主記憶３上の
■領域３−１からバッファ４ヘデータを、それぞれ転送
しようとする。

比較器１２はＤＭＡ動作中レジスタ１ｌ−Ｏｃ、１１−
［１６の内容を常に比較している。これらの内容が一致
している場合はＤＭＡサブチャネル０のデータ要求信号
ＤＲＥＱ　Ｏがマスクされる。バッファ４に主記憶３の
■領域３−１からのデータが転送され、レジスタ１ｌ−
１ｃの内容が更新されるまでは、バッファ４からｌ１０
５に対するデータ転送は待たされる。

データチエインのデータアドレスとデータバイトカウン
ト値の設定は前（１）項と同様に行なわれる。

第５図（８）　、　（６）は実施例の動作を示す説明図
である。

同図ＣＧ）は入出力装置として磁気ディスク装置を用い
た場合の主記憶との間のデータの転送状態を示）す・ 同図（Ｇ）（１）は、■の磁気ディスク装ｆ（Ｉｌｏ）
のトラック上に並ぶ２つのブロックの間で、■の主記憶
上の領域間のチエイン処理時間Ｔ１を確保するように制
御したものである。同図（αバ■）は逆に主記憶上の領
域間のチエイン処理時間Ｔ１を確保させて、かつ磁気デ
ィスク装置Ｃｌ１０）のトラック上に所定の間隔でブロ
ックを書込むようにしたものである。この場合、まず磁
気ディスク装置Ｃｌ１０）の速度に対し主記憶のアクセ
ス速度を十分速くすることを条件に、実施例のＡＯとＡ
１の比較に基づく待ちとＤＲＥＱ０〜２の制御タイミン
グの組合せによ、ＤＤＭＡを実行することによシ実現で
きる。

同図（１）は磁気テープ上に記録されている１つのブロ
ックを複数分割して、これらの部分をデータチエインと
して主記憶の領域に書込む場合で６る。同図（ｂ）　（
Ｉｆ）は逆に主記憶上の複数領域のデータをデータチエ
インによって１つにして１ブロツク同様にオーバランな
しにデータ転送が容易に可能となる。

〔発明の効゛釆〕

以上説明したように、本発明によれば、主記憶上で領域
間にデータチエインが存在し、データアドレスの切替え
を行なう間転送が一時停止してしまうため、データオー
バランを発生するような高速データ転送を行なう場合、
Ｉｌｏと主記憶との閾にサブチャネルのアドレスとバイ
ト数を一時格納するバッファを設け、工１０とこのバッ
ファのサブチャネルのアドレスを比較し、これが一致し
たとき停止し、異なる時は所定方向にＤＭ人を行なうも
のである。これによシ、待ちとサブチャネルの要求信号
のタイミングを制御することによ）、第５図に示すよう
に、データチエイン処理時間を十分包含し、かつデータ
オーバランの発生を有効に防止することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
の構成説明図、第５図（ｃ）　、　（６）は実施例の動
作を示す説明図、第４図（Ｇ）〜（６）は従来技術の説
明図であり、図中、１はＣＰＵ、　２は制御装置、３は
主記憶、４はデータ転送用作業領域（バッファ）、５は
入出力装置（工１０）、１０はデータ転送回路、１１は
転送先レジスタ群、１２は比較器、１５はモード設定レ
ジスタ、１４ｘｗ　１４ｚｓ　１５１〜１５１はＡＮＤ
ゲートを示す。 本発明の実施例の構成説明図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 情報処理装置の主記憶と入出力装置の間で、所定長のデ
   ータ単位をデータチェーンにより直接転送するデータ転
   送回路において、 前記入出力装置と主記憶の間にサブチャネルのデータア
   ドレスを一時記憶する転送用作業領域を設け、 前記入出力装置と転送用作業領域に一時記憶されたサブ
   チャネルのアドレスをそれぞれ記憶するレジスタの内容
   を比較する手段と、 該レジスタの内容が一致した時転送を停止し、異なる時
   は所定方向に転送を開始させる手段とを具えたことを特
   徴とするデータ転送回路。