JPH05216810A

JPH05216810A - データ転送装置及びその装置を備えたプロセッサ又は情報処理システム

Info

Publication number: JPH05216810A
Application number: JP4021261A
Authority: JP
Inventors: Tomohito Inoue; 智史井上; Takashi Miyamori; 高宮森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-02-06
Filing date: 1992-02-06
Publication date: 1993-08-27

Abstract

(57)【要約】（修正有）【目的】リカバリ時間を必要とするデバイスのアクセ
ス信号の種類にかかわらず、システムを複雑化すること
なく、連続的なデータ転送におけるリカバリ時間を確実
に保証する。【構成】外部との間でバス権の受け渡しを制御するバ
ス権制御部２５０を介してバス権を取得してデータ転送
を実行する際に、単位データの転送が終了した後、デー
タ転送先に対応して設定されたリカバリ時間をカウント
するリカバリ時間制御部２７０が設定されたリカバリ時
間をカウントした後次の単位データの転送開始を指令す
る状態制御部２６０と、設定したデータ転送の内容及び
状態制御部２６０からの指令に基づき、アドレス制御部
２３０及びデータ制御部２８０によって制御されたアド
レス及びデータを用いてデータ転送を制御する転送動作
制御部２２０から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの入出力が行な
われるデバイス間のデータ転送を行なうデータ転送装置
に関し、特にリカバリ時間を必要とするＩ／Ｏデバイス
を連続してアクセスし得るデータ転送装置に関する。

【０００２】

【従来の技術】従来のデータ転送装置を用いたシステム
構成例を図８に示す。

【０００３】この図８に示す例では、プロセッサ１０
１、プロセッサ１０１に代わってデータ転送を制御する
ことができる例えばＤＭＡコントローラ１０２、メモリ
１０３、１０６、ポートサイズ８ビットの外部Ｉ／Ｏデ
バイス１０４、ポートサイズ３２ビットの外部Ｉ／Ｏデ
バイス１０５が、アドレスバス１、３２ビット幅のデー
タバス（Ｄ００〜Ｄ３１）２、コントロールバス３に接
続されている。８ビットのＩ／Ｏデバイス１０４はデー
タバスＤ００〜Ｄ３１のうち、Ｄ００〜Ｄ０７に接続さ
れている。

【０００４】ＤＭＡコントローラ１０２は、メモリとメ
モリ、メモリとＩ／Ｏデバイスの間のデータ転送をする
ことができる。ＤＭＡコントローラ１０２による転送に
は、転送データを一旦ＤＭＡコントローラ１０２内部の
データレジスタに格納して行なう方法がある。

【０００５】例えばメモリ１０３からＩ／Ｏデバイス１
０４にデータを転送する場合を考える。ＤＭＡコントロ
ーラ１０２は転送元デバイス、即ちメモリ１０３のアド
レスをアドレスバス１に出力し、転送データはデータバ
ス２を介して一旦ＤＭＡコントローラ１０２内部のデー
タレジスタに格納するリードバスサイクルを行なう。次
に、ＤＭＡコントローラ１０２は転送先デバイス、即ち
Ｉ／Ｏデバイス１０４のアドレスをアドレスバス１に出
力し、データレジスタに格納しておいた転送データをデ
ータバス２に出力してデータ転送をするライトバスサイ
クルを行なう。

【０００６】ＤＭＡコントローラの状態遷移を図９に示
す。

【０００７】図９において、ＴＩステートはＤＭＡコン
トローラがバスマスタではないサイクル、ＴＡステート
はＤＭＡ転送のバスサイクルの開始サイクル、ＴＤステ
ートはＤＭＡ転送のデータ転送サイクルを示す。１つの
バスサイクルは１つのＴＡステートと１つ以上のＴＤス
テートよりなる。

【０００８】ＤＭＡコントローラ１０２による１語分の
データ転送のタイミングを図１０に示す。

【０００９】Ｉ／Ｏデバイスとしてはポートサイズ８ビ
ットのＩ／Ｏデバイス１０４を考える。ＤＭＡコントロ
ーラ１０２内部またはＩ／Ｏデバイス１０４で転送要求
が発生すると、ＤＭＡコントローラ１０２はプロセッサ
１０１からバス権を獲得してＴＩステートからＴＡステ
ートへ移り、メモリリードサイクルとなる。ＴＡステー
トになると、アドレス信号（Ａ００〜Ａ２９）、データ
バス信号（Ｄ００〜Ｄ３１）のうち有効なバイトを示す
バイトコントロール信号（ＢＣ０＃〜ＢＣ３＃信号）に
メモリアドレスの値を出力、リードライト信号（Ｒ／Ｗ
＃信号）をＨＩＧＨ、バスサイクルの開始を示すバスス
タート信号（ＢＳ＃信号）をＬＯＷにする。ＴＡステー
トのＣＬＫの立ち下がりでＡＳ＃信号をＬＯＷにする。

【００１０】続くＴＤステートではクロック信号ＣＬＫ
の最初の立ち上がりでＢＳ＃信号をＨＩＧＨに、バスサ
イクルの終了を示すデータ転送終了信号（ＤＳ＃信号）
をＬＯＷにする。ＴＤステートのＣＬＫの立ち下がりで
ＤＣ＃信号のサンプリングを行なう。サンプリングされ
たＤＣ＃信号がＬＯＷであれば、ＤＭＡコントローラ１
０２はＤ００〜Ｄ３１信号上の転送データを内部のデー
タレジスタに格納し、アドレスストローブ信号（ＡＳ
＃）、データストローブ信号（ＤＳ＃信号）をＨＩＧＨ
にして、このサイクルでメモリリードサイクルを終了す
る。ＤＣ＃信号がＨＩＧＨであれば、このサイクルはウ
エイトサイクルとなりＴＤステートが継続される。

【００１１】メモリリードサイクルが終了すると、次に
Ｉ／Ｏライトサイクルに移る。ここでは、Ｉ／Ｏデバイ
ス１０４のポートサイズが８ビットであるので、Ｉ／Ｏ
ライトサイクルは８ビットずつ４回繰り返される。ＴＡ
ステートでは、Ａ００〜Ａ２９、ＢＣ０＃〜ＢＣ３＃信
号にＩ／Ｏデバイスの値を出力し、Ｒ／Ｗ＃信号をＬＯ
Ｗ、ＢＳ＃信号をＬＯＷにする。ＴＡステートのクロッ
クの立ち下がりでＡＳ＃信号、ＤＭＡ転送が行なわれて
いることを示すＤＭＡ転送応答信号（ＡＣＫ０＃信号）
をＬＯＷにする。続くＴＤステートのＣＬＫの最初の立
ち上がりでＢＳ＃信号をＨＩＧＨに、ＤＳ＃信号をＬＯ
Ｗにする。この時、ＤＭＡコントローラ１０２内部に格
納しておいた転送データをＤ００〜Ｄ０７に出力する。
ＴＤステートのＣＬＫの立ち下がりで、ＤＣ＃信号のサ
ンプリングを行なう。ＤＣ＃信号がＬＯＷであれば、Ａ
Ｓ＃、ＤＳ＃、ＡＣＫ０＃信号をＨＩＧＨにし、このサ
イクルで１回目のＩ／Ｏライトサイクルを終了する。Ｄ
Ｃ＃信号がＨＩＧＨであれば、このサイクルはウエイト
サイクルとなり、ＴＤステートが継続される。

【００１２】このようにして、１回目のＩ／Ｏライトサ
イクルが終了した後、同様にして２回目以降Ｉ／Ｏライ
トサイクル動作が繰り返される。

【００１３】４回のＩ／Ｏライトサイクルが終了した後
に、次の転送要求が発生していれば、ＴＡステートに移
り、上に述べた転送を繰り返し、転送要求が発生してい
なければ、バス権を解放してＴＩステートに移る。

【００１４】このように、従来のＤＭＡコントローラで
は、Ｉ／ＯデバイスよりＤＭＡ転送要求がある間、Ｉ／
Ｏサイクルを連続して実行することがあった。この時、
前のＩ／ＯサイクルのＴＤステート直後に次のＴＡステ
ートとなり、ＡＣＫ＃信号は１／２クロック間しかＨＩ
ＧＨにならなかった。

【００１５】一方、Ｉ／Ｏデバイスによっては、ＡＣＫ
０＃信号が一定時間以上ＨＩＧＨであるリカバリ時間を
必要するものがある。連続してＩ／Ｏライトサイクルを
実行するとＡＣＫ０＃信号がＨＩＧＨである時間が短
く、Ｉ／Ｏデバイスのリカバリ時間を満足しない時があ
る。

【００１６】そこで、従来のＤＭＡコントローラを使用
したシステムでは、図８に示すように、外部にリカバリ
時間を保証する回路１１０を付加する必要がある。リカ
バリ時間保証回路１１０は、ＡＣＫ０＃信号の立ち上が
りから所定のクロック数経過するまで出力をＨＩＧＨに
保ち、Ｉ／Ｏデバイスのリカバリ時間を保証する。図１
０のＡＣＫ０＃信号で、実線がＤＭＡコントローラ１０
２が出力したものであるが、リカバリ時間保証回路１１
０によって、破線のようにＩ／Ｏデバイス１０４に伝え
られる。この例ではリカバリ時間が２クロックである。

【００１７】また、Ｉ／Ｏデバイスによっては、ＢＳ
＃、ＡＳ＃、ＤＳ＃信号により直接、あるいはこれらの
信号より生成したタイミング信号（例えばＩ／Ｏデバイ
スのチップセレクト信号など）によりアクセスされる場
合もある。この場合、ＡＳ＃、ＤＳ＃、ＢＳ＃信号をそ
れぞれ遅らせる回路が必要であるが、ＢＳ＃信号はバス
サイクルの開始から出力されるので、遅らせることがで
きなかった。

【００１８】

【発明が解決しようとする課題】従来のデータ転送装置
では、Ｉ／Ｏデバイスに連続してアクセスする場合に
は、ＡＣＫ＃信号のリカバリ時間を必要とするＩ／Ｏデ
バイスに対応していないので、リカバリ時間を保証する
外部回路が必要であった。このリカバリ時間保証回路は
リカバリ時間を必要とする各Ｉ／Ｏデバイス毎に必要に
なるため、システムが複雑化することになり、また大型
化することにもなる。

【００１９】さらに、ＢＳ＃信号を利用したタイミング
信号によってアクセスされるＩ／Ｏデバイスでは、バス
サイクルの開始時点より出力されているＢＳ＃信号を遅
らせることができず、リカバリ時間を保証することがで
きなかった。

【００２０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、リカバリ時間
を必要とするデバイスのアクセス信号の種類にかかわら
ず、かつ外部回路を必要とすることなく、連続的なデー
タ転送におけるリカバリ時間を確実に保証することを達
成し、システム構成の簡単化ならびに小型化に寄与し得
るデータ転送装置を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、データ転送を連続して実行している時
に、単位データの転送が終了した後データ転送先又はデ
ータ転送元に対応して設定されたリカバリ時間をカウン
トするカウント手段と、データ転送を連続して実行して
いる時に、単位データの転送が終了した後外部を非デー
タ転送状態とすべく指令し、前記カウント手段が設定さ
れたリカバリ時間をカウントした後次の単位データの転
送開始を指令する状態遷移制御手段とを備えてなる。

【００２２】

【作用】上記構成において、この発明は、データ転送装
置内部にそれぞれのデータ転送先又はデータ転送元に対
応してリカバリ時間を設定し、非データ転送状態として
単位データの転送の間に設定したリカバリ時間を挿入す
るようにしている。

【００２３】

【実施例】本発明の一実施例に係るデータ転送装置とな
る例えばＤＭＡコントローラ２００のブロック図を図１
に示す。

【００２４】図１において、ＤＭＡコントローラ２００
は、内部ブロックとして転送要求制御部２１０、転送動
作制御部２２０、アドレス制御部２３０、バス権制御部
２５０、状態制御部２６０、リカバリ時間制御部２７
０、データ制御部２８０を備えている。

【００２５】転送動作制御部２２０は、動作定義レジス
タＯＤＲ０、ＯＤＲ１、及びバイトカウントレジスタＢ
ＣＲ０、ＢＣＲ１を有している。アドレス制御部２３０
は、ソースアドレスレジスタＳＡＲ０、ＳＡＲ１、デス
ティネーションアドレスレジスタＤＡＲ０、ＤＡＲ１を
有している。データ制御部２８０は、データレジスタＤ
ＴＲ０、ＤＴＲ１を有している。リカバリ時間制御部２
７０は、リカバリタイムレジスタＲＴＲ０、ＲＴＲ１、
及びリカバリタイムカウンタＲＣＶＣＮＴ０、ＲＣＶ
ＣＮＴ１を有している。この例のＤＭＡコントローラ
は２つのチャネルを持っており、レジスタ名の終わりの
数字０、１、はそれぞれ、チャネル０、チャネル１を表
している。

【００２６】ＤＭＡコントローラ２００は以下の外部信
号を備えている。

【００２７】ＤＭＡ転送要求信号ＲＥＱ０＃、ＲＥＱ１
＃はＩ／ＯデバイスからのＤＭＡ転送要求のための信号
である。Ｉ／ＯデバイスはＤＭＡ転送をＤＭＡコントロ
ーラ２００に要求する時この信号をアクティブにする。
ＤＭＡ転送応答信号ＡＣＫ０＃、ＡＣＫ１＃は、Ｉ／Ｏ
デバイスからの転送要求に応答してＤＭＡ転送が行われ
ていることを示す信号である。バス権要求信号ＢＲＥＱ
＃は、プロセッサへバス権を要求するための信号であ
る。バス権応答信号ＢＡＣＫ＃は、バス権要求信号ＢＲ
ＥＱ＃によるバス権要求の応答である。この信号がアク
ティブになると、ＤＭＡコントローラ２００はバスマス
タとなり、ＤＭＡ転送サイクルを実行する。

【００２８】アドレスバス信号Ａ００〜Ａ２９は、ＤＭ
Ａ転送でアクセスするアドレスの上位３０ビットを示す
信号である。バイトコントロール信号ＢＣ０＃〜ＢＣ３
＃は、データバス信号Ｄ００〜Ｄ３１のうち有効なバイ
トを示す信号である。この例では、データバス信号Ｄ０
０〜Ｄ３１の幅は３２ビットであるのでバイトコントロ
ール信号はＢＣ０＃からＢＣ３＃の４つがある。ＢＣ０
＃はＤ００〜Ｄ０７、ＢＣ１＃はＤ０８〜Ｄ１５、ＢＣ
２＃はＤ１６〜Ｄ２３、ＢＣ３＃はＤ２４〜Ｄ３１が有
効であることを示している。アドレスバス信号Ａ００〜
Ａ２９とバイトコントロール信号ＢＣ０＃〜ＢＣ３＃は
アドレスバス１に接続されている。

【００２９】アドレスストローブ信号ＡＳ＃はＤＭＡコ
ントローラ２００がバスマスタの時、出力するアドレス
情報が有効であることを示す信号である。データバス信
号Ｄ００〜Ｄ３１は、メモリやＩ／Ｏデバイスとデータ
のやりとりをするための信号である。この信号はデータ
バス２に接続されている。

【００３０】データストローブ信号ＤＳ＃はデータの有
効を示す信号である。バススタート信号ＢＳ＃は、バス
サイクルの開始を示す信号である。この信号はバスサイ
クルの最初のクロックの間だけアクティブとなる。リー
ドライト信号Ｒ／Ｗ＃は、バスサイクルがリードバスサ
イクルであるかライトバスサイクルであるかを示す信号
である。データ転送終了信号ＤＣ＃は、バスサイクルの
終了を示す信号である。バスサイクルでアクセスされた
メモリやＩ／Ｏデバイスなどの外部回路によりアクティ
ブにされるとＤＭＡコントローラ２００はバスサイクル
を終了する。チップセレクト信号ＣＳ＃は、プロセッサ
からＤＭＡコントローラ２００の内部レジスタをアクセ
スするときに外部よりアクティブにされる信号である。

【００３１】次に、ＤＭＡコントローラ２００の内部ブ
ロックについて説明する。内部ブロックに含まれるレジ
スタの構成は図２に示す。

【００３２】転送要求制御部２１０は内部、あるいは外
部からの転送要求（ＲＥＱ０＃、ＲＥＱ１＃）を制御す
るブロックである。ＤＭＡ転送要求が発生すると、転送
要求制御部２１０は転送要求があることを転送動作制御
部２２０及び状態制御部２６０に伝える。

【００３３】転送動作制御部２２０は状態制御部２６０
から得られる状態により、ＤＭＡ転送動作を制御するブ
ロックである。転送動作制御部２２０は動作定義レジス
タＯＤＲ０、ＯＤＲ１と、バイトカウントレジスタＢＣ
Ｒ０、ＢＣＲ１を備えている。

【００３４】動作定義レジスタＯＤＲ０、ＯＤＲ１は、
ＤＭＡ転送の動作を規定する。ＥＸビットはチャネルが
動作中であることを示す。「１」のときは動作中であ
る。「０」のときはＤＭＡ転送を行わない。ＳＴＰビッ
トはソースデバイスのタイプを示す。「０」のときはメ
モリで、「１」のときにはＩ／Ｏデバイスである。ＤＴ
Ｐフィールドはデスティネーションデバイスのタイプを
示す。「０」のときはメモリで、「１」のときにはＩ／
Ｏデバイスである。ＤＰＳフィールドはＩ／Ｏデバイス
のポートサイズを示し、「００」のとき１バイト、「０
１」のとき２バイト、「１０」のとき４バイト（１語）
である。転送はメモリからメモリ、メモリからＩ／Ｏデ
バイス、Ｉ／Ｏデバイスからメモリへが可能で、Ｉ／Ｏ
デバイスからＩ／Ｏデバイスへは転送できない。そのた
め、ＳＴＰビットとＤＴＰビットの両方に「１」を設定
した時にはエラーとなる。また、メモリからメモリへの
転送が設定された時には、ＤＰＳフィールドは無視され
る。

【００３５】バイトカウントレジスタＢＣＲ０、ＢＣＲ
１はＤＭＡ転送するバイト数を示す。ＤＭＡ転送を行う
度に転送したバイト数だけ減少し、「０」になるとＤＭ
Ａ転送を終了する。バイトカウントレジスタＢＣＲの値
は転送単位のバイト数の整数倍でなくてはならない。

【００３６】アドレス制御部２３０は転送元デバイス及
び転送先デバイスのアドレスを制御するブロックであ
り、アドレスバス１と接続されている。アドレス制御部
２３０はソースアドレスレジスタＳＡＲ０、ＳＡＲ１
と、デスティネーションアドレスレジスタＤＡＲ０、Ｄ
ＡＲ１を備えている。

【００３７】ソースアドレスレジスタＳＡＲ０、ＳＡＲ
１はＤＭＡ転送でアクセスするソースデバイスのアドレ
スを格納する。ソースアドレスレジスタＳＡＲの値は、
ソースデバイスのタイプがメモリのときにはＤＭＡ転送
が行われる度に転送したバイト数分だけ増加し、ソース
デバイスのタイプがＩ／Ｏデバイスのときには変化しな
い。ＳＡＲの値は、アライメントがとれていなくてはな
らない。即ち、ソースデバイスのタイプがＩ／Ｏデバイ
スのときはＳＡＲの下位２ビットの値は、ＯＤＲのＤＰ
Ｓフィールドが「００」のときには任意、「０１」の時
には「００」または「１０」、「１０」のときは「０
０」でなくてはならない。ソースデバイスのタイプがメ
モリのときは１語単位でアライメントがとれていなけれ
ばならない。従ってＳＡＲの下位２ビットは「００」で
なければならない。

【００３８】デスティネーションアドレスレジスタＤＡ
Ｒ０、ＤＡＲ１はＤＭＡ転送でアクセスするデスティネ
ーションデバイスのアドレスを格納する。ＤＡＲの値
は、デスティネーションデバイスのタイプがメモリのと
きにはＤＭＡ転送が行われる度に転送したバイト数分だ
け増加しデスティネーションデバイスのタイプがＩ／Ｏ
デバイスのときには変化しない。ＤＡＲの値は、アライ
メントがとれていなくてはならない。即ち、デスティネ
ーションデバイスのタイプＩ／ＯデバイスのときはＤＡ
Ｒの下位２ビットの値は、ＯＤＲのＤＰＳフィールドが
「００」のときには任意、「０１」の時には「００」ま
たは「１０」、「１０」のときは「００」でなくてはな
らない。デスティネーションデバイスのタイプがメモリ
のときは１語単位でアライメントがとれていなければな
らない。従ってＤＡＲの下位２ビットは「００」でなく
てはならない。

【００３９】バス権制御部２５０は、プロセッサとのバ
ス権の受渡しを制御するブロックである。

【００４０】状態制御部２６０は転送要求制御部２１
０、転送動作制御部２２０、バス権制御部２５０、リカ
バリ時間制御部２７０からの信号により状態（ステー
ト）を制御するブロックである。

【００４１】リカバリ時間制御部２７０はバスサイクル
間に挿入するアイドルサイクルの時間を制御するブロッ
クである。リカバリ時間制御部２７０は、リカバリタイ
ムレジスタＲＴＲ０、ＲＴＲ１とリカバリタイムカウン
タＲＣＶＣＮＴ０、ＲＣＶＣＮＴ１を備えている。

【００４２】リカバリタイムレジスタＲＴＲ０、ＲＴＲ
１はそれぞれのチャネルのＩ／Ｏバスサイクル間のリカ
バリ時間を示す。Ｉ／Ｏデバイスがリカバリ時間として
必要とするクロック数を設定する。リカバリ時間を必要
としないＩ／Ｏデバイスに対しては「００００」とす
る。ＲＴＲの値とリカバリタイムの関係は例えば表１に
示すようになる。ＯＤＲ０またはＯＤＲ１でメモリから
メモリへの転送が設定されている場合にはＲＴＲの内容
は無視される。

【００４３】

【表１】リカバリタイムカウンタＲＣＶＣＮＴ０、ＲＣＶＣ
ＮＴ１はリカバリ時間の経過を示すカウンタである。初
期値は「００００」である。

【００４４】データ制御部２８０はデータを制御するブ
ロックであり、データバス２と接続されている。データ
制御部２８０はＤＭＡ転送時に転送データを一時格納す
るデータレジスタＤＴＲ０、ＤＴＲ１を備え、ＤＭＡデ
ータ転送のデータの入出力を行なう。また、ＤＭＡコン
トローラ２００内部のレジスタをアクセス時もこのブロ
ックを介して行なう。

【００４５】次に状態制御部２６０について詳しく説明
する。

【００４６】図３に状態制御部２６０の状態遷移を示
す。図３において、ＴＩステートはＤＭＡコントローラ
２００がバスマスタではない状態である（状態遷移
１）。転送要求があって、バス権を獲得すると、ＴＡス
テートに移る（状態遷移３）。ただし、次のサイクルが
Ｉ／ＯアクセスサイクルでＲＣＶＣＮＴの値が「００
００」以外の場合はＴＲステートに移る（状態遷移
２）。

【００４７】ＴＡステートはＤＭＡ転送のバスサイクル
の開始のサイクルで、バスサイクルの始まりを示すＢＳ
＃信号をＬＯＷにし、リードバスサイクルのときにはＳ
ＡＲの値を、Ｉ／ＯライトバスサイクルのときにはＤＡ
Ｒの値をアドレスバスに出力する。リードのときはＲ／
Ｗ＃信号をＨＩＧＨに、ライトのときはＲ／Ｗ＃信号を
ＬＯＷにする。クロックの立ち下がりから、ＡＳ＃信号
をＬＯＷにする。

【００４８】ＴＡステートの次のクロックは無条件でＴ
Ｄステートとなる（状態遷移４）。ＴＤステートはデー
タ転送サイクルである。ＴＤステートが開始されると、
ＢＳ＃信号はＨＩＧＨに、ＤＳ＃信号はＬＯＷになる。
リードバスサイクルでは、クロックの立ち下がりでＤＣ
＃信号がＬＯＷになっていれば、Ｄ００〜Ｄ３１信号上
の転送データを内部のデータレジスタに取り込み、ＤＳ
＃信号をＨＩＧＨにして次の状態に移る。また、ライト
バスサイクルでは、ＴＤステート開始のクロックの立ち
上がりで、内部のデータレジスタに格納してあったデー
タをＤ００〜Ｄ３１に出力する。クロックの立ち下がり
でＤＣ＃信号がＬＯＷになっていれば、ＤＳ＃信号をＨ
ＩＧＨにして次の状態に移る。いずれの場合でも、ＤＣ
＃信号がＨＩＧＨであれば、ウエイトサイクルとなり、
ＴＤステートが継続される（状態遷移５）。また、Ｉ／
Ｏアクセスのクロックの立ち下がりでＤＣ＃信号がＬＯ
Ｗになると、リカバリ時間制御部２７０では実行中のチ
ャネルｉのＲＣＶＲＮＴｉ（ｉ＝０、１）はＲＴＲｉ
の値をロードする。

【００４９】ＴＤステート終了時にデータ転送要求がな
ければＴＩステートに移る（状態遷移８）。データ転送
要求がある場合で、ＲＣＶＣＮＴｉの値が「０００
０」の場合（ＣＥＱＺ＝ＨＩＧＨ）、または次のサイク
ルがメモリアクセスサイクルの場合にはＴＡステートに
移り、次のデータの転送を始める（状態遷移６）。次の
サイクルがＩ／ＯアクセスサイクルでＲＣＶＣＮＴｉ
が「００００」以外の値の場合（ＣＥＱＺ＝ＬＯＷ）に
はＴＲステートに移り（状態遷移７）、ＣＥＱＺがＨＩ
ＧＨになるまでＴＲステートはＩ／Ｏデバイスのリカバ
リ時間を得るためのアイドルサイクルであり、ＴＲステ
ートの間、ＡＣＫ＃、ＡＳ＃、ＤＳ＃、ＢＳ＃信号をＨ
ＩＧＨに保つ（状態遷移９）。リカバリ時間制御部２７
０では、ＲＣＶＣＮＴｉは「００００」になるまで１
クロック毎にクロックの立ち下がりで「１」ずつデクリ
メントされる。リカバリ時間制御部２７０においてＲＣ
ＶＣＮＴｉが「００００」になると、ＣＥＱＺがＨＩＧ
Ｈとなり、ＴＲステートからＴＡステートに移る（状態
遷移１０）。

【００５０】状態制御部２６０の回路構成を図４に示
す。

【００５１】図４において、状態制御部２６０は組合せ
回路７１とフリップフロップ７２〜７４からなる。組合
せ回路７１の入力信号と出力信号の関係は表２に示すよ
うになる。組合せ回路７１はこの表２を基にＲＯＭやＰ
ＬＡで実現することもできるし、またＮＯＴ回路、ＡＮ
Ｄ回路、ＯＲ回路の組合せで実現することも容易であ
る。

【００５２】

【表２】Ｓ０、Ｓ１信号は現在のステートを示す信号である。Ｓ
０、Ｓ１の値とステートの関係は表３に示すようにな
る。

【００５３】

【表３】ＮＩＯ信号は次のサイクルのアクセスがＩ／Ｏデバイス
に対する時ＨＩＧＨ、メモリに対する時及びバスサイク
ルを行なわない時ＬＯＷになる信号で、転送動作制御部
２２０より得られる。ＴＲＥＱ信号は内部、または外部
より転送要求があるとＨＩＧＨ、ないとＬＯＷとなる信
号であり、転送要求制御部２１０より得られる。ＣＥＱ
Ｚ信号はＲＣＶＣＮＴｉが「００００」のときＨＩＧ
Ｈ、「００００」以外の値の時ＬＯＷとなる信号でリカ
バリ時間制御部２７０より得られる。ＰＩＯ信号は現在
Ｉ／Ｏアクセスサイクルの時ＨＩＧＨ、メモリアクセス
サイクルの時及びバスサイクルを行なわない時ＬＯＷと
なる信号で、１クロック前のＮＩＯ信号と同じ値であ
る。ＢＡＣＫ＃信号は外部入力信号で、ＤＭＡコントロ
ーラがバス権を持っている時ＬＯＷ、持っていない時Ｈ
ＩＧＨとなる。ＤＣ＃信号は外部信号で、データ転送が
終了した時ＬＯＷとなる信号である。また、出力された
ＮＳ０、ＮＳ１信号は次のステートを示しており、ＣＬ
Ｋの立ち上がりでフリップフロップ７２、７３によって
値を保持され、これが新しいＳ０、Ｓ１の値となる。ま
た、ＮＩＯ信号はＣＬＫの立ち上がりでフリップフロッ
プ７４にラッチされ、ＰＩＯ信号となる。

【００５４】リカバリ時間制御部２７０の回路構成を図
５に示す。

【００５５】ＲＣＶＣＮＴｉは、４ビットのダウンカ
ウンタである。ＴＲＣＨｉ（ｉ＝０、１）信号はチャネ
ルｉのＤＭＡ転送かどうかを示す信号であり、ＨＩＧＨ
のときチャネルｉの転送が行なわれていることを示す。
ＴＲＣＨｉは転送動作制御部２２０からの入力である。
ＰＩＯ、Ｓ０、Ｓ１は状態制御部２６０からの入力であ
る。ＤＭＡ転送中のチャネル（ＴＲＣＨｉ＝ＨＩＧＨ）
において、Ｉ／Ｏアクセスサイクル（ＰＩＯ＝ＬＯＷ）
のＴＤステート（Ｓ０＝ＨＩＧＨ、Ｓ１＝ＨＩＧＨ）の
クロックの立ち下がりでＤＣ＃信号がＬＯＷのとき、Ｌ
ＯＡＤ信号がＨＩＧＨとなり、ＲＴＲｉの値をロードす
る。ＲＣＶＣＮＴｉの値が「００００」でなければ、
ＣＬＫの立ち下がり毎に内容を１ずつ減算する。ＣＥＱ
ＺｉはＲＣＶＣＮＴｉ＝「００００」のときにＨＩＧ
Ｈになる。転送中のチャネルのＣＥＱＺｉがＨＩＧＨの
とき、状態制御部２６０への出力信号であるＣＥＱＺが
ＨＩＧＨとなる。

【００５６】次に、上述した構成において、状態遷移の
例としてメモリからポートサイズ８ビットで、ＡＣＫ０
＃信号のリカバリ時間が２クロックであるＩ／Ｏデバイ
スへデータ転送を行なう場合を説明する。

【００５７】Ｉ／Ｏデバイスはチャネル０に接続されて
いるものとする。その時の１語転送分のタイミングを図
６に示す。図６では、状態制御部２６０、リカバリ時間
制御部２７０に関する信号、及びＲＣＶＣＮＴ０の値
も同時に示した。メモリが３２ビット幅、Ｉ／Ｏデバイ
スが８ビット幅であるので、メモリから３２ビットで１
回読み出して、Ｉ／Ｏデバイスに８ビットで４回書き込
むことになる。

【００５８】まず、転送を行なうためにプロセッサから
ＤＭＡコントローラ２００内部のレジスタの設定を行な
う。Ｉ／ＯデバイスはＤＭＡコントローラ２００のチャ
ネル０に接続されているとする。転送元のメモリのアド
レスをＳＡＲ０に、転送先のＩ／Ｏデバイスのアドレス
をＤＡＲ０に設定する。また、転送バイト数をＢＣＲ０
に設定する。ＯＤＲ０のＳＴＰには「０」を、ＤＴＰに
は「１」を設定する。また、Ｉ／Ｏデバイスのポートサ
イズが８ビットであるので、ＤＰＳフィールドは「０
０」とする。Ｉ／ＯデバイスはＡＣＫ０＃信号のリカバ
リ時間を２クロック必要とするので、ＲＴＲ０には「０
０１０」を設定する。

【００５９】ＯＤＲ０、ＳＡＲ０、ＤＡＲ０、ＢＣＲ
０、ＲＴＲ０を上記のように設定した後ＯＤＲ０のＥＸ
ビットに「１」を書き込むと、ＤＭＡコントローラ２０
０はバス権要求信号ＢＲＥＱ＃をＬＯＷにし、プロセッ
サにバス権を要求する。プロセッサはそれに応えてバス
権応答信号ＢＡＣＫ＃をＬＯＷにし、ＤＭＡコントロー
ラ２００はバス権を得て、ＴＡステートに移る。この
時、ＲＣＶＣＮＴ０の値は初期値「００００」であ
る。

【００６０】ＴＡステートに移ると、メモリリードサイ
クルを開始する。バススタート信号ＢＳ＃をＬＯＷに、
Ｒ／Ｗ＃信号をＨＩＧＨにし、ＳＡＲ０の値をアドレス
バス１に出力する。ＴＡのクロックの立ち下がりで、ア
ドレスストローブ信号ＡＳ＃をＬＯＷにして、出力して
いるアドレスが有効であることを示す。ＴＡステートを
１クロック行なうと、ＴＤステートに移る。

【００６１】ＴＤステートに移ると、ＢＳ＃信号をＨＩ
ＧＨに、データストローブ信号ＤＳ＃をＬＯＷにする。
ＣＬＫの立ち下がりでデータ転送終了信号ＤＣ＃がＬＯ
Ｗなので、Ｄ００〜Ｄ３１上の転送データをＤＴＲ０に
格納する。また、この時ＤＳ＃信号、ＡＳ＃信号をＨＩ
ＧＨにする。最後にＳＡＲ０の値にメモリから読み出し
たデータのバイト数、即ち「４」を加えてメモリリード
サイクルを終了する。

【００６２】次に、Ｉ／Ｏライトサイクルに移る。ＴＡ
ステートに入ると、ＢＳ＃信号をＬＯＷに、Ｒ／Ｗ＃信
号をＬＯＷにし、ＤＡＲ０の値をアドレスバス１に出力
する。ＣＬＫの立ち下がりで、ＡＳ＃信号をＬＯＷに
し、ＡＣＫ０＃信号をＬＯＷにする。ＴＡステートを１
クロック行なうと、ＴＤステートに移る。

【００６３】ＴＤステートに移ると、ＢＳ＃信号をＨＩ
ＧＨに、データストローブ信号ＤＳ＃をＬＯＷにして、
ＤＴＲ０に格納しておいた転送データの最初の８ビット
をＤ００〜Ｄ０７に出力する。ＣＬＫの立ち下がりでデ
ータ転送終了信号ＤＣ＃がＬＯＷなので、ＤＳ＃信号、
ＡＳ＃信号、ＡＣＫ０＃信号をＨＩＧＨにする。また、
この時、ＲＴＲ０の値「００１０」をＲＣＶＣＮＴ０
にロードする。

【００６４】次に、２度目のＩ／Ｏライトサイクルに入
るわけであるが、ＲＣＶＣＮＴ０の値が「００１０」
であるので、ＴＲステートに移る。ＡＣＫ０＃、ＡＳ
＃、ＤＳ＃、ＢＳ＃信号をＨＩＧＨに保ったまま、１ク
ロック経過すると、ＲＣＶＣＮＴ０は「１」減算され
て「０００１」になる。再度ＴＲステートを繰り返す
と、ＲＣＶＣＮＴ０の値は「００００」になるので、
ＴＡステートに移る。このＩ／Ｏライトサイクルを都合
４回行なうと、３２ビット分のデータ転送が終了する。
ＢＣＲ０から転送バイト数分、即ち「４」減算する。

【００６５】このように、この発明によるＤＭＡコント
ローラ２００では、連続してＩ／Ｏデバイスにアクセス
する場合に、アイドルステートＴＲを挿入することによ
ってリカバリ時間を得ることができる。また、ＴＲステ
ートの間はＢＳ＃、ＡＳ＃、ＤＳ＃信号もＨＩＧＨにし
ているので、次のアクセスがこれらの信号によって開始
されることも避けられる。以上のようにして、Ｉ／Ｏデ
バイスのリカバリ時間を得ることができる。

【００６６】上記実施例では、メモリからＩ／Ｏデバイ
スへの転送例を示したが、Ｉ／Ｏデバイスからメモリへ
の転送も同様に行なうことができる。また、上記実施例
では、２つのチャネルしかないＤＭＡコントローラ２０
０について説明したが、チャネルが４つでも、またその
他の数でも本発明のＤＭＡコントローラを構成すること
は容易である。

【００６７】このように、本発明では、データ転送装置
自体が、リカバリ時間を保証するため、外部に付加回路
を設ける必要がない。従来はリカバリ時間を必要とする
Ｉ／Ｏデバイスそれぞれに外部回路が必要であったが、
本発明のデータ転送装置を用いれば、それらの外部回路
は一切不要なので、システム構成が単純になり、システ
ムコストを低減することが出来る。

【００６８】また、ＢＳ＃、ＡＳ＃、ＤＳ＃信号を直
接、あるいは、これらの信号より生成したタイミング信
号によりアクセスされるようなＩ／Ｏデバイスに対して
も、本発明のデータ転送装置ではＢＳ＃、ＡＳ＃、ＤＳ
＃信号をＨＩＧＨに保つアイドルサイクルを挿入するの
で、その間デバイスはアクセスされず、リカバリ時間は
保証される。

【００６９】上記実施例では、メモリアドレスとＩ／Ｏ
アドレスを別々に出力し、転送データを一旦ＤＭＡコン
トローラ内部のデータレジスタに格納するデータ転送方
式について示したが、メモリアドレスのみを出力し、Ｉ
／Ｏデバイスのアクセスは、ＡＣＫ＃信号によってのみ
行なうために、メモリアクセスのみを実行し、転送デー
タをＤＭＡコントローラ内部に取り込まないシングルア
ドレスモードの転送方式においても本発明は有効であ
る。

【００７０】なお、本発明は上記実施例に限定されるこ
とはなく、上記実施例ではデータ転送装置としてＤＭＡ
コントローラを一例として挙げたが、通常用いられてい
るプロセッサにも本発明の技術を適用することが可能で
ある。

【００７１】本発明の技術をプロセッサに適用する場合
に、ＤＭＡコントローラではチャネル毎にアクセスする
Ｉ／Ｏデバイスが決まっているが、プロセッサはアドレ
スでＩ／Ｏデバイスを選択してアクセスするので、各バ
スサイクルでプロセッサがアクセスするデバイスのアド
レスから、リカバリ時間を必要とするＩ／Ｏデバイスで
あるかどうかを判断する回路が必要になる。

【００７２】このＩ／Ｏ判断回路の構成例を図７に示
す。図７において、Ｉ／Ｏ判断回路３００は、Ｉ／Ｏア
ドレスレジスタ３０１、Ｉ／Ｏマスクレジスタ３０２、
３２ビットの比較器３０３、及びＡＮＤゲートよりな
る。Ｉ／Ｏアドレスレジスタ３０１はリカバリ時間を必
要とするＩ／Ｏアドレスの開始アドレスを示す。例え
ば、Ｉ／Ｏデバイスのアドレスが「Ｈ１０００００００
〜Ｈ１００００００Ｆ」であるとすると、Ｉ／Ｏアドレ
スレジスタ３０１の値は「Ｈ１０００００００」であ
る。Ｉ／Ｏマスクレジスタ３０２はアドレスを比較する
際に有効である領域を指定するレジスタである。有効で
あるビットは「１」、無効であるビットは「０」とす
る。上記の例では、Ｉ／Ｏマスクレジスタ３０２の値は
「ＨＦＦＦＦＦＦＦＥ」である。アドレスレジスタ４０
１はプロセッサがアクセスするデバイスのアドレスを示
すレジスタである。アクセスするデバイスがリカバリ時
間を必要とするＩ／Ｏデバイスであるかどうかは次のよ
うに判断する。

【００７３】まず、アドレスレジスタ４０１とＩ／Ｏマ
スクレジスタ３０２の論理積をとる。例えば、アドレス
レジスタ４０１の値が「Ｈ１００００００４」、Ｉ／Ｏ
マスクレジスタ３０２の値が「ＨＦＦＦＦＦＦＦＥ」で
あったとすると、その論理積は「Ｈ１０００００００」
となる。この値をＩ／Ｏアドレスレジスタ３０１の値と
比較器３０３で比較する。Ｉ／Ｏアドレスレジスタ３０
２の値が「Ｈ１０００００００」であったとすると、２
つの値は一致しているので、Ｉ／Ｏ一致信号ＩＯＭをＨ
ＩＧＨにして、アクセスするデバイスがリカバリ時間を
必要とするＩ／Ｏデバイスであることを示す。一方、一
致しなければＩＯＭをＬＯＷにする。

【００７４】このようにして、プロセッサはアクセスす
るデバイスがリカバリ時間を必要とするＩ／Ｏデバイス
であるかどうかをアドレスから判断することができる。
この判断結果を図５のＴＲＣＨｉとすれば、前述したＤ
ＭＡコントローラ２００の場合と同様に動作する。な
お、リカバリ時間を必要とするＩ／Ｏデバイスが複数あ
れば、それぞれのＩ／ＯデバイスについてＩ／Ｏ判断回
路３００を用意すればよい。

【００７５】

【発明の効果】以上説明したように、この発明によれ
ば、装置の内部にそれぞれのデータ転送先に対応してリ
カバリ時間を設定し、非データ転送状態として単位デー
タの転送の間に設定したリカバリ時間を挿入するように
しているので、リカバリ時間を必要とする装置のアクセ
ス信号の種類にかかわらず、また外部回路を必要とする
ことなくそれぞれのデータ転送先に対応してリカバリ時
間を保証することができる。これにより、情報処理シス
テムの構成を簡単化ならびに小型化することができるよ
うになる。

【図面の簡単な説明】

【図１】本発明によるデータ転送装置であるＤＭＡコン
トローラ内部の構成例を示す図である。

【図２】本発明によるデータ転送装置であるＤＭＡコン
トローラの内部レジスタの構成例を示す図である。

【図３】本発明によるデータ転送装置であるＤＭＡコン
トローラによるデータ転送のバスステートの遷移の様子
を示す図である。

【図４】本発明によるデータ転送装置であるＤＭＡコン
トローラ内部の状態制御部を示す図である。

【図５】本発明によるデータ転送装置であるＤＭＡコン
トローラ内部のリカバリ時間制御部を示す図である。

【図６】本発明によるデータ転送装置であるＤＭＡコン
トローラによるデータ転送のタイミングの一例を示す図
である。

【図７】本発明によるデータ転送装置であるプロセッサ
のＩ／Ｏ判定回路の一例を示す図である。

【図８】従来のデータ転送装置であるＤＭＡコントロー
ラを用いたシステム構成例を示す図である。

【図９】従来のデータ転送装置であるＤＭＡコントロー
ラによるデータ転送のバスステートの遷移の様子を示す
図である。

【図１０】従来のデータ転送装置であるＤＭＡコントロ
ーラによるデータ転送のタイミングの一例を示す図であ
る。

【符号の説明】

１アドレスバス２データバス２００データ転送装置２１０転送要求制御部２２０転送動作制御部２３０アドレス制御部２５０バス権制御部２６０状態制御部２７０リカバリ時間制御部２８０データ制御部

Claims

【特許請求の範囲】

【請求項１】データ転送を実行している時に、単位デ
ータの転送が終了した後データ転送元又は転送先に対応
して設定されたリカバリ時間をカウントするカウント手
段と、データ転送を実行している時に、前記カウント手段が設
定されたリカバリ時間をカウントした後次の単位データ
の転送開始を指令する状態遷移制御手段とを有すること
を特徴とするデータ転送装置。
【請求項２】内部又は外部からのデータ転送要求に応
答してこれを制御する転送要求制御手段と、データ転送における転送元アドレス及び転送先アドレス
を生成して送出制御するアドレス制御手段と、外部との間でバス権の受け渡しを制御するバス権制御手
段と、前記バス権制御手段を介してバス権を取得してデータ転
送を実行している時に、単位データの転送が終了した後
データ転送元又は転送先に対応して設定されたリカバリ
時間をカウントするカウント手段と、データ転送を実行している時に、前記カウント手段が設
定されたリカバリ時間をカウントした後次の単位データ
の転送開始を指令する状態遷移制御手段と、データ転送の内容を設定し、設定した内容及び前記状態
遷移制御手段からの指令に基づき、前記アドレス制御手
段及び前記データ制御手段により制御されたアドレス及
びデータを用いてデータ転送を制御する転送動作制御手
段とを有することを特徴とするデータ転送装置。
【請求項３】前記カウント手段は、データ転送元又は転送先に対応してリカバリ時間が設定
されるレジスタと、前記レジスタに設定されたリカバリ時間をクロック信号
に基づいてカウントするカウンタとからなることを特徴
とする請求項１又は請求項２記載のデータ転送装置。
【請求項４】前記状態遷移制御手段は、単位データの転送が終了した後、アドレス信号、データ
を無効化してバスサイクルを中断させることを特徴とす
る請求項１又は請求項２記載のデータ転送装置。
【請求項５】データ転送を伴って命令を実行制御する
演算制御手段と、データ転送元又は転送先のリカバリ時間を判断する判断
手段と、前記判断手段によって判断されたリカバリ時間が設定さ
れる請求項１又は請求項２記載のデータ転送装置とを有
することを特徴とするプロセッサ。
【請求項６】データ転送を伴って命令を実行制御する
演算制御手段と、前記演算制御手段が実行する命令及びデータを記憶する
記憶手段と、命令及びデータが転送されるバスと、前記バスを介して入出力される命令及びデータを制御す
る入出力インターフェース手段と、データ転送元又は転送先のリカバリ時間を判断する判断
手段と、前記判断手段によって判断されたリカバリ時間が設定さ
れ、前記入出力インターフェース手段を介して入出力さ
れる命令及びデータを転送制御する請求項１又は請求項
２記載のデータ転送装置と前記演算制御手段又は前記デ
ータ転送装置によりデータの転送が行われる入／出力装
置とを有することを特徴とする情報処理システム。