JPS62165782A - 高速アクセス可能な記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、信号制御技術さらにはメモリアクセスの制
御に適用して特に有効な技術に関するもので、例えば、
マイクロコンピュータシステムを構成するメモリボード
に利用して有効な技術に関する。

［従来技術］ 例えば、メモリボードとして、複数個のダイナミックＲ
ＡＭで構成されているものがある。

このメモリボードを構成する各メモリブロックは、デー
タバスを介して、それぞれデータレシーバ／ドライバに
接続され、このデータレシーバ／ドライバを介してマイ
クロプロセッサとの間でデータのやり取が行われるよう
にされている。

メモリボードを構成するダイナミックメモリのための種
々のタイミング信号は、メモリアドレスが指示されたと
きに、それに応じて動作されるタイミング生成回路によ
って形成される。

メモリボードに関する発明としては、例えば特願昭６０
−９３６９６がある。

［発明が解決しようとする問題点］ 従来のメモリボードにおいては、同一のアドレスを連続
してアクセスする場合においても、タイミング生成回路
が再び動作されることによってメモリのための種々のタ
イミング信号が出力され、その結果メモリのアクセスが
行われる。そのため、メモリアクセスに必要以上の時間
がかかるという欠点があった。

この発明の目的は、同一のアドレスを連続してアクセス
するような場合に、短い時間でデータの読み出しが行え
るようなメモリボードを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、マイクロプロセッサ（以下ＣＰＵと記す）よ
り供給されるアドレス信号と以前に供給されたアドレス
信号を比較するための回路と、データラッチ回路とをメ
モリボード上に設け、以前のアドレスと現在のアドレス
が一致する場合は、データラッチ回路にラッチされてい
るデータをマイクロプロセッサに送出可能とされる。

［作用］ 上記した手段によれば、同一のアドレスを連続してアク
セスするような場合に、重複してメモリアクセスを行わ
ず、短い時間でデータの読み出しが行えることにより上
記目的を達成するものである。

［実施例］ 第１図は、本発明に係るメモリボードの構成を示すブロ
ック図である。

このメモリボードはアクセスされるアドレスが以前のア
ドレスと同一であるかどうかを判別する一致回路１．ア
ドレスバスを介して図示しないＣＰＵから供給されるア
ドレス信号をラッチするためのアドレスラッチ回路２、
図示しないＣＰＵからデータバスを介して送出されるデ
ータをラッチし、メモリボードを構成するメモリにデー
タを出力するデータラッチ回路３、メモリ１３に記憶さ
れているデータをラッチするためのデータラッチ回路４
、このデータラッチ回路４は、出力期間以外はハイイン
ピーダンス状態にされる。外部からのクロックを受けて
、アドレスラッチ回路２やデータラッチ回路３，４の制
御に必要なタイミングパルスを発生するためのタイミン
グ回路１１、アドレスバッファ１２、およびメモリ１３
等によって構成される。メモリ１３は特に制限されない
が４この実施例では、ダイナミックＲＡＭからなる。

ＣＰＵからメモリアクセス要求信号ＲＱが供給され、以
前のアドレスＡ０と現在のアドレス信号が一致回路１に
よって異なったアドレスと判定された場合、タイミング
回路１１は、アドレスラッチ回路２のアドレス取り込み
用のタイミング信号を出力する。また、これと同期して
タイミング回路１１はメモリ１３に対してＲＡＳ信号（
ロウアドレスストローブ信号）及びＵＷ下倍信号カラム
アドレスストローブ信号）を出力する。

そして、ＣＡＳ信号が出力されたのち、リードライト制
御信号Ｖπに基づいてデータラッチ回路３またはデータ
ラッチ回路４のためのタイミング信号を出力する。また
、タイミング回路１１は上記データラッチ回路３または
データラッチ回路４のためのタイミング信号に同期して
データ転送信号ＤＴＡＣＫを出力する。

メモリアクセス要求信号ＲＱが、タイミング回路１１に
供給され、かつアドレス八〇とＡ１が一致回路１によっ
て同一のアドレスと判定された場合、タイミング回路１
１はメモリアクセス要求信号ＲＱに直接応答して、デー
タラッチ回路３またはデータラッチ回路４のためのタイ
ミング信号を、リードライト制御信号ＷＥに基づいて出
力する。また、同時にデータ転送指示信号ＤＴＡＣＫを
出力する。

メモリ１３における所要のメモリのアドレスは、タイミ
ング回路１１からの適当なタイミング信号に基づいて形
成され、出力されるロウアドレスストロープ信号の立下
がりに同期してＸアドレスが設定され、その後、同様に
して発生されたカラムアドレスストローブ信号の立下が
りに同期してＹアドレスが設定されることによって設定
される。

この設定されたアドレスへのデータの書き込み動作及び
読み出し動作は、ダイナミックＲＡＭにおけるデータの
読みだし及び書き込み信号（リードライト制御信号ＷＥ
）のハイレベルまたはロウレベルによって決定されるよ
うにされている。書き込み動作は、リードライト制御信
号ＷＥがあるレベルのときにＣＰＵからのデータがデー
タバスを介してデータラッチ回路３のデータ入力端りに
入力され、そのデータが出力端子Ｑを介してメモリ１３
に出力されることによって行われる。

口発明の効果］ メモリボード上にＣＰＵより供給されるアドレス信号と
その前に供給されたアドレス信号を比較するための回路
を設け、２つのアドレスが同一の場合はメモリアクセス
を行わず、すぐに応答信号をＣＰＵに返すようにするこ
とにより、同一のアドレスを連続してアクセスせずに゛
、データを出力することができるという作用により、短
い時間でデータの読み出しが行えるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例にお
いてはメモリとして、ダイナミックＲＡＭを用いたが、
スタティックＲＡＭをメモリとして用いてもよい。

以上に説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タシステムを構成するメモリボードに適用した場合につ
いて説明したが、それに限定されるものではなく、記憶
装置を備えたシステム一般に利用することができる。

【図面の簡単な説明】

第１図は、本発明に係るメモリボードの構成例を示すブ
ロック図である。 １・・・・−数回路、２・・・・アドレスラッチ回路、
３．４・・・・データラッチ回路、５，６・・・・ゲー
ト回路、１１・・・・タイミング回路、１２・・・・バ
ッファ、１３・・・・メモリ 第　　１　　図

Claims (1)

【特許請求の範囲】
1. １、メモリと、上記メモリとアドレス信号線との間に設
   けられ上記アドレス信号線を介して供給されるアドレス
   信号を保持する第１のラッチ回路と、データラインと上
   記メモリとの間に設けられ上記データラインとの間でデ
   ータのやり取りをするための第２のラッチ回路と、上記
   第１のラッチ回路のアドレス信号の保持および出力を制
   御するためのタイミング回路と、上記アドレス信号線を
   介して第１のラッチ回路に供給されるアドレス信号と第
   １のラッチ回路から出力されるアドレス信号とが一致す
   る場合は上記第２のラッチ回路に保持されたデータをメ
   モリアクセスを行わないで出力させる制御回路を備えて
   なることを特徴とする高速アクセス可能な記憶装置。