JPH0421053A - 非同期データ伝送装置 - Google Patents
非同期データ伝送装置Info
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- JPH0421053A JPH0421053A JP2123461A JP12346190A JPH0421053A JP H0421053 A JPH0421053 A JP H0421053A JP 2123461 A JP2123461 A JP 2123461A JP 12346190 A JP12346190 A JP 12346190A JP H0421053 A JPH0421053 A JP H0421053A
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- system controller
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 17
- 230000015654 memory Effects 0.000 claims abstract description 71
- 230000004044 response Effects 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 101100055224 Anemone leveillei AL10 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Hardware Redundancy (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２つのシステムコントローラ間で連続した
データを間欠的に非同期伝送する非同期データ伝送装置
に関する。
データを間欠的に非同期伝送する非同期データ伝送装置
に関する。
２つのシステムコントローラ間でデータ伝送を行なう場
合には、ハードウェアの同期および調度調整等をとるた
めに、これらコントローラ間ｓ；は通常バッファ装置が
設けられている。
合には、ハードウェアの同期および調度調整等をとるた
めに、これらコントローラ間ｓ；は通常バッファ装置が
設けられている。
従来装置においては、このバッファ装置は１傷設けられ
、一方のコントローラからのアクセスを他方のコントロ
ーラのアクセスに対し優先させることで、アクセスの衝
突に備えるようにしている〔発明が解決しようとする課
題〕 しかし、かかる従来構成では、例えばシステムコントロ
ーラＡがらシステムコントローラＢへのデータ転送を考
え、コントローラＡのライト要求がコントローラＢのリ
ード要求に優先すると設定した場合、リードの途中にラ
イト要求がきたときには、リードの前後でデータが異な
ることになり、コントローラＢはコントローラＡの同時
刻および同内容のデータを取り扱えないという問題が発
生する。
、一方のコントローラからのアクセスを他方のコントロ
ーラのアクセスに対し優先させることで、アクセスの衝
突に備えるようにしている〔発明が解決しようとする課
題〕 しかし、かかる従来構成では、例えばシステムコントロ
ーラＡがらシステムコントローラＢへのデータ転送を考
え、コントローラＡのライト要求がコントローラＢのリ
ード要求に優先すると設定した場合、リードの途中にラ
イト要求がきたときには、リードの前後でデータが異な
ることになり、コントローラＢはコントローラＡの同時
刻および同内容のデータを取り扱えないという問題が発
生する。
このことは、システムコントローラＡがらシステムコン
トローラＢへ１つのまとまったデータを転送する場合大
きな問題であり、正確なデータ転送をなし得なくなる。
トローラＢへ１つのまとまったデータを転送する場合大
きな問題であり、正確なデータ転送をなし得なくなる。
この発明はこのような事情に鑑みてなされたもので、２
つのシステムコントローラ間で正確かつ確実なデータ伝
送を高速になし得る非同期データ伝送装置を提供しよう
とするものである。
つのシステムコントローラ間で正確かつ確実なデータ伝
送を高速になし得る非同期データ伝送装置を提供しよう
とするものである。
そこでこの発明では、第１のシステムコントローラから
第２のシステムコントローラへ非同期でデータを伝送す
る非同期データ伝送装置において、 前記第１のシステムコントローラの出力データが書込ま
れるとともに、この書込みデータを前記第２のシステム
コントローラへ読出す第１および第２のメモリと、前記
第１のシステムコントローラの第２のシステムコントロ
ーラへのデータ伝送に対応して第１のシステムコントロ
ーラの出力データを前記第１および第２のメモリに対し
て交互に書き込むとともに、前記第２のシステムコント
ローラがデータ受信を行うとき前記第１および第２のメ
モリのうちの直前にデータが書き込まれた側のメモリを
選択しこの選択したメモリからデータを読出す制御手段
とを具えるとともに、前記制御手段は、前記書き込み動
作の際第２のシステムコントローラが前記第１または第
２のメモリに読み出し動作を行っているときはこの読み
出し動作を行っている逆のメモリに前記第１のシステム
コントローラの出力データを書き込むとともに、前記読
み出し動作の際第１のシステムコントローラが前記第１
または第２のメモリに書き込み動作を行っているときは
この書き込ろ動作を行っている逆のメモリから読み出し
動作を行うようする。
第２のシステムコントローラへ非同期でデータを伝送す
る非同期データ伝送装置において、 前記第１のシステムコントローラの出力データが書込ま
れるとともに、この書込みデータを前記第２のシステム
コントローラへ読出す第１および第２のメモリと、前記
第１のシステムコントローラの第２のシステムコントロ
ーラへのデータ伝送に対応して第１のシステムコントロ
ーラの出力データを前記第１および第２のメモリに対し
て交互に書き込むとともに、前記第２のシステムコント
ローラがデータ受信を行うとき前記第１および第２のメ
モリのうちの直前にデータが書き込まれた側のメモリを
選択しこの選択したメモリからデータを読出す制御手段
とを具えるとともに、前記制御手段は、前記書き込み動
作の際第２のシステムコントローラが前記第１または第
２のメモリに読み出し動作を行っているときはこの読み
出し動作を行っている逆のメモリに前記第１のシステム
コントローラの出力データを書き込むとともに、前記読
み出し動作の際第１のシステムコントローラが前記第１
または第２のメモリに書き込み動作を行っているときは
この書き込ろ動作を行っている逆のメモリから読み出し
動作を行うようする。
かかる構成では、転送するデータを保持するメモリを第
１のメモリ、第２のメモリに２重化する。
１のメモリ、第２のメモリに２重化する。
制御手段は、第１のシステムコントローラのデータ送信
動作および第２のシステムコントローラのデータ受信動
作に対応して、以下の論理に従ってアクセスするメモリ
を選択する。
動作および第２のシステムコントローラのデータ受信動
作に対応して、以下の論理に従ってアクセスするメモリ
を選択する。
・第１のシステムコントローラのデータ伝送に対応して
第１のシステムコントローラの出力データを第１および
第２のメモリに対して交互に書き込む。第２のシステム
コントローラがデータ受信を行うとき第１および第２の
メモリのうちの直前にデータが書き込まれた側のメモリ
からデータを読出す。すなわち、第１のシステムコント
ローラが書き込み動作を終了したら、その書き込みを終
了した側のメモリから第２のシステムコントローラの読
み出し動作を行い、次の第１のシステムコントローラに
よる書き込み動作はその逆側のメモリに対して行う。
第１のシステムコントローラの出力データを第１および
第２のメモリに対して交互に書き込む。第２のシステム
コントローラがデータ受信を行うとき第１および第２の
メモリのうちの直前にデータが書き込まれた側のメモリ
からデータを読出す。すなわち、第１のシステムコント
ローラが書き込み動作を終了したら、その書き込みを終
了した側のメモリから第２のシステムコントローラの読
み出し動作を行い、次の第１のシステムコントローラに
よる書き込み動作はその逆側のメモリに対して行う。
・書き込み動作の際、第２のシステムコントローラが第
１または第２のメモリに読み出し動作を行っているとき
は、この読み出し動作を行っている逆のメモリに前記第
１のシステムコントローラの出力データを書き込む。
１または第２のメモリに読み出し動作を行っているとき
は、この読み出し動作を行っている逆のメモリに前記第
１のシステムコントローラの出力データを書き込む。
・読み出し動作の際、第１のシステムコントローラが第
１または第２のメモリに書き込み動作を行っているとき
はこの書き込み動作を行っている逆のメモリから読み出
し動作を行う。
１または第２のメモリに書き込み動作を行っているとき
はこの書き込み動作を行っている逆のメモリから読み出
し動作を行う。
以下、この発明を添付図面に示す実施例にしたがって詳
述する。
述する。
第１図はこの発明の一実施例の概念的構成を示すもので
ある。
ある。
この第１図に示す構成では、システムコントローラＡか
らシステムコントローラ（以下コントローラと略す）Ｂ
ヘデータを伝送する場合を想定している。コントローラ
ＡＳＢは全く非同期に動作している。
らシステムコントローラ（以下コントローラと略す）Ｂ
ヘデータを伝送する場合を想定している。コントローラ
ＡＳＢは全く非同期に動作している。
メモリ１０はコントローラＡ、Ｈの双方からアクセス可
能な書込み／続出し自在のデュアルポートメモリ（ＤＰ
Ｍ）であり、この場合該デュアルポートメモリのアドレ
スｒＡＪの最上位ビット「ＡＬＨ」、又はｒＡＲＨＪを
ＨかＬかにすることで、メモリ領域を第２図に示すよう
にＨ側およびＬ側に２分割するようになっており、これ
により特許請求の範囲中の第１及び第２のメモリを実現
している。コントローラＡ側からアクセスするときは、
ｒＡＬＨｊをＨ／ＬにすることでＨ／Ｌ側領側合域択し
、コントローラＬ側からアクセスするときはｒＡＲＨｊ
をＨ／ＬにすることでＨ７Ｌ側領域を選択する。すなわ
ち、この場合メモリ１０は謂ゆる２重化された構成であ
る。
能な書込み／続出し自在のデュアルポートメモリ（ＤＰ
Ｍ）であり、この場合該デュアルポートメモリのアドレ
スｒＡＪの最上位ビット「ＡＬＨ」、又はｒＡＲＨＪを
ＨかＬかにすることで、メモリ領域を第２図に示すよう
にＨ側およびＬ側に２分割するようになっており、これ
により特許請求の範囲中の第１及び第２のメモリを実現
している。コントローラＡ側からアクセスするときは、
ｒＡＬＨｊをＨ／ＬにすることでＨ／Ｌ側領側合域択し
、コントローラＬ側からアクセスするときはｒＡＲＨｊ
をＨ／ＬにすることでＨ７Ｌ側領域を選択する。すなわ
ち、この場合メモリ１０は謂ゆる２重化された構成であ
る。
第１図中の各信号内容は以下のとおりである。
Ａ；アドレス信号（最上位アドレスは含まない）
Ｄ；データ
Ｗ；ライト信号（１デ一タ単位）
Ｒ；リード信号（１デ一タ単位）
Ｃ３Ｌ、メモリ１０の左側（コントローラＡ）からのチ
ップセレクト端子 Ｃ３Ｒ，メモリ１０の右側（コントローラＢ）からのチ
ップセレクト端子 ＡＬＨ、メモリ１０の最上位アドレスビットであり、左
側（コントローラＡ側）からメモリ１０をＨ／Ｌ領域に
２分割するための信号端子 ＡＲＨ、メモリ１０の最上位アドレスビットであり、右
側（コントローラＬ側）からメモリ１０をＨ／Ｌ領域に
２分割するための信号端子 ｐｐｃｗ ；コントローラＡの一連のライト区間の間ｒ
Ｌ（ロー）」を保持している。
ップセレクト端子 Ｃ３Ｒ，メモリ１０の右側（コントローラＢ）からのチ
ップセレクト端子 ＡＬＨ、メモリ１０の最上位アドレスビットであり、左
側（コントローラＡ側）からメモリ１０をＨ／Ｌ領域に
２分割するための信号端子 ＡＲＨ、メモリ１０の最上位アドレスビットであり、右
側（コントローラＬ側）からメモリ１０をＨ／Ｌ領域に
２分割するための信号端子 ｐｐｃｗ ；コントローラＡの一連のライト区間の間ｒ
Ｌ（ロー）」を保持している。
ＣＲＣＥＮ ：コントローラＢの一連のリード区間の間
ｒＨ（ハイ）」を保持している。
ｒＨ（ハイ）」を保持している。
ＡＬＩＯ；書き込みエリア選択信号（ＬのときＬ領域を
選択し、ＨのときＨ領域を選択） ＾Ｒ１０；読み出しエリア選択信号（ＬのときＬ領域を
選択し、ＨのときＨ領域を選択） なお、この場合は前述したようにコントローラＡからコ
ントローラＢへの一方向についてのみのデータ転送を問
題としているため、コントローラＡは書込みのみを、コ
ントローラＢは読出しのみを行なう。またこのデータ伝
送においては、１回ライト区間またはリード区間の間に
複数のデータを処理するようにしており、このためｐｐ
ｃｗ信号がＬである区間には複数のライト信号Ｗが存在
し、また同様にＣＲＣＥＮ信号がＨである区間には複数
のリード信号Ｒが存在する。
選択し、ＨのときＨ領域を選択） ＾Ｒ１０；読み出しエリア選択信号（ＬのときＬ領域を
選択し、ＨのときＨ領域を選択） なお、この場合は前述したようにコントローラＡからコ
ントローラＢへの一方向についてのみのデータ転送を問
題としているため、コントローラＡは書込みのみを、コ
ントローラＢは読出しのみを行なう。またこのデータ伝
送においては、１回ライト区間またはリード区間の間に
複数のデータを処理するようにしており、このためｐｐ
ｃｗ信号がＬである区間には複数のライト信号Ｗが存在
し、また同様にＣＲＣＥＮ信号がＨである区間には複数
のリード信号Ｒが存在する。
コントロール回路２０は、コントローラＡから出力され
るｐｐｃｗ信号およびコントローラＢから出力されるＣ
ＲＣＥＮ信号に基すき、メモリ１０の書込み／続出し制
御、すなわちＨ側領域およびＨ側領域に２重化されたメ
モリ１０のアクセス領域選択制御を行なうものであり、
その詳細構成を第３図に示す。
るｐｐｃｗ信号およびコントローラＢから出力されるＣ
ＲＣＥＮ信号に基すき、メモリ１０の書込み／続出し制
御、すなわちＨ側領域およびＨ側領域に２重化されたメ
モリ１０のアクセス領域選択制御を行なうものであり、
その詳細構成を第３図に示す。
コントロール回路２０によるメモリ１０に対しての書込
み／読出し制御の論理構成は以下の通りである。
み／読出し制御の論理構成は以下の通りである。
論理■
Ｈ側領域およびＨ側領域に２重化されたメモリ１０に対
する書き込みは、書き込み開始時に読み出しが行われて
いない場合、ｐｐｃｗ信号の送出周期に対応して、Ｌ側
頭域＝Ｈ側領域−Ｌ側頭域＝Ｈ側領域−・・・というよ
うに交互に行う。すなわち、ｐｐｃｗ信号が送出された
成るライト区間のときＨ側領域が選択されている場合は
、次のライト区間のときにはこれと逆のＨ側領域を選択
する。
する書き込みは、書き込み開始時に読み出しが行われて
いない場合、ｐｐｃｗ信号の送出周期に対応して、Ｌ側
頭域＝Ｈ側領域−Ｌ側頭域＝Ｈ側領域−・・・というよ
うに交互に行う。すなわち、ｐｐｃｗ信号が送出された
成るライト区間のときＨ側領域が選択されている場合は
、次のライト区間のときにはこれと逆のＨ側領域を選択
する。
論理■
読み出しを行う時に書き込みが行われていないときには
、直前に書き込みを行った領域と同じ領域を選択し、こ
の選択した領域に対して読み出しを行う。このためコン
トロール回路２０では、直前に書き込みを行った領域を
常に記憶保持している。
、直前に書き込みを行った領域と同じ領域を選択し、こ
の選択した領域に対して読み出しを行う。このためコン
トロール回路２０では、直前に書き込みを行った領域を
常に記憶保持している。
論理■
書き込みを行うときに既に読み出しを行なっているとき
は読み出しを行っている領域の逆側領域に対して書き込
みを行う。
は読み出しを行っている領域の逆側領域に対して書き込
みを行う。
論理■
読み出しを行うときに既に書き込みを行なっているとき
は書き込みを行っている領域の逆側領域に対して読み出
しを行う。
は書き込みを行っている領域の逆側領域に対して読み出
しを行う。
論理■
例えば、読み出し領域はシステムクロックＳＣＸの立上
がりで判断し、書き込み領域は同システムクロックＳＣ
Ｋの立下がりで判断することで、同時刻における領域決
定を防止するようにしている。
がりで判断し、書き込み領域は同システムクロックＳＣ
Ｋの立下がりで判断することで、同時刻における領域決
定を防止するようにしている。
以上がコントロール回路２０の論理の概略である。
次に、上記論理を具体化したコントロール回路２０内の
各回路構成を第３図にしたがって説明する。
各回路構成を第３図にしたがって説明する。
第３図において、コントローラＡから入力されたのライ
ト区間信号ｐｐｃｗはフリップフロ・ツブ（以下ＦＦと
略す。）３０に入力されており、ＦＦ３０はｐｐｃｗ信
号をシステムクロック信号ＳＣＫの立ち上がりでラッチ
する。ＦＦ３０の出力はＦＦ３１、ゲート３２．３３な
どに入力される。ＦＦ３０はＦＦ３０の出力をクロック
信号ＳＣＫの立ち上がりでラッチし、その出力をゲート
３２．３３に入力する。
ト区間信号ｐｐｃｗはフリップフロ・ツブ（以下ＦＦと
略す。）３０に入力されており、ＦＦ３０はｐｐｃｗ信
号をシステムクロック信号ＳＣＫの立ち上がりでラッチ
する。ＦＦ３０の出力はＦＦ３１、ゲート３２．３３な
どに入力される。ＦＦ３０はＦＦ３０の出力をクロック
信号ＳＣＫの立ち上がりでラッチし、その出力をゲート
３２．３３に入力する。
ゲート３２ては、ＦＦ３０の反転出力とＦＦ３１の出力
のアンドをとることで、ｐｐｃｗ信号がＬに立ち下がっ
た時、短い所定時間の間（正確にはシステムクロック信
号ＳＣＫの１周期の間）Ｈになるライト区間開始信号Ｗ
ＳＴを出力する。ゲート３３では、ＦＦ３０の出力とＦ
Ｆ３１の反転出力のアンドをとることで、ｐｐｃｖ信号
がＨに立ち上がった時、短い所定時間の間（正確にはシ
ステムクロック信号ＳＣＫの１周期の間）Ｈになるライ
ト区間終了信号ＷＥＤを出力する。
のアンドをとることで、ｐｐｃｗ信号がＬに立ち下がっ
た時、短い所定時間の間（正確にはシステムクロック信
号ＳＣＫの１周期の間）Ｈになるライト区間開始信号Ｗ
ＳＴを出力する。ゲート３３では、ＦＦ３０の出力とＦ
Ｆ３１の反転出力のアンドをとることで、ｐｐｃｖ信号
がＨに立ち上がった時、短い所定時間の間（正確にはシ
ステムクロック信号ＳＣＫの１周期の間）Ｈになるライ
ト区間終了信号ＷＥＤを出力する。
ゲート３４．３５．３６、およびＦＦ３７からなる構成
は、ゲート３８〜４０からなる構成によって選択する書
き込み領域を示す信号（Ｈ／Ｌ領域のうちの一方を示す
信号）をライト区間開始信号ＷＳＴがＨになったときに
ラッチし次のライト区間開始信号ＷＳＴがＨになるまで
その値を保持する（ライト区間開始毎に書き込み領域を
決定する）ものであり、ＦＦ３７からはメモリ１０のＡ
Ｌ）Ｉ端子に供給される書き込みエリア選択信号ＡＬＩ
Ｏが出力される。なお、Ｒ３Ｔ信号は、電源投入時にＨ
となるリセット信号である。
は、ゲート３８〜４０からなる構成によって選択する書
き込み領域を示す信号（Ｈ／Ｌ領域のうちの一方を示す
信号）をライト区間開始信号ＷＳＴがＨになったときに
ラッチし次のライト区間開始信号ＷＳＴがＨになるまで
その値を保持する（ライト区間開始毎に書き込み領域を
決定する）ものであり、ＦＦ３７からはメモリ１０のＡ
Ｌ）Ｉ端子に供給される書き込みエリア選択信号ＡＬＩ
Ｏが出力される。なお、Ｒ３Ｔ信号は、電源投入時にＨ
となるリセット信号である。
ゲート３８はＡＬＩＯ信号の論理反転信号とコントロー
ラＢから入力されるリード区間信号ＣＲＣＥＮの論理反
転信号のアンドをとり、これをオアゲート４０に入力す
る。ゲート３９はＣＲＣＥＮ信号と読み出しエリア選択
信号ＡＲＩ Ｏの論理反転信号とのアンドをとり、これ
をオアゲート４０に入力する。すなわち、この部分はコ
ントローラＢのアクセス状態（ＣＲＣＥＮ信号）に応じ
てコントローラＡの書き込み領域を決定するところであ
り、コントローラＢが非アクセス状態のときは（ＣＲＣ
ＥＮ信号がＬ）、コントローラＡが前回アクセスした領
域の逆側の領域を選択しくＡＬＩＯ信号の論理反転）、
コントローラＢがアクセス状態のときは（ＣＲＣＥＮ信
号がＨ）コントローラＢの現時点のアクセス領域と逆側
の領域を選択する（＾ＲＩＯ信号の論理反転）。さらに
いえば、前記各回路３４〜３７およびゲート３８．４０
による構成が前述の論理■、すなわち書き込み制御の際
のＨ／Ｌ領域の交互切り替え制御を実現し、ゲート３９
が前述の論理■を実現している。
ラＢから入力されるリード区間信号ＣＲＣＥＮの論理反
転信号のアンドをとり、これをオアゲート４０に入力す
る。ゲート３９はＣＲＣＥＮ信号と読み出しエリア選択
信号ＡＲＩ Ｏの論理反転信号とのアンドをとり、これ
をオアゲート４０に入力する。すなわち、この部分はコ
ントローラＢのアクセス状態（ＣＲＣＥＮ信号）に応じ
てコントローラＡの書き込み領域を決定するところであ
り、コントローラＢが非アクセス状態のときは（ＣＲＣ
ＥＮ信号がＬ）、コントローラＡが前回アクセスした領
域の逆側の領域を選択しくＡＬＩＯ信号の論理反転）、
コントローラＢがアクセス状態のときは（ＣＲＣＥＮ信
号がＨ）コントローラＢの現時点のアクセス領域と逆側
の領域を選択する（＾ＲＩＯ信号の論理反転）。さらに
いえば、前記各回路３４〜３７およびゲート３８．４０
による構成が前述の論理■、すなわち書き込み制御の際
のＨ／Ｌ領域の交互切り替え制御を実現し、ゲート３９
が前述の論理■を実現している。
そして、これらゲート３８〜４０による書き込み領域の
選択結果が書き込み開始時にゲート３５によって選択さ
れ、さらにこの選択結果がＦＦ３７を介して書き込みエ
リア選択信号ＡＬＩＯとしてメモリ１０のアドレス最上
位ビットＡＬ）Ｉに加えられる。
選択結果が書き込み開始時にゲート３５によって選択さ
れ、さらにこの選択結果がＦＦ３７を介して書き込みエ
リア選択信号ＡＬＩＯとしてメモリ１０のアドレス最上
位ビットＡＬ）Ｉに加えられる。
つぎに、ゲート４１〜４３およびＦＦ４４による構成は
、ゲート４２によってライト区間終了信号ＷＥＤが出力
されたときの書き込みエリア選択信号ＡＬ１０を選択し
、その他の回路４１．４３．４４でこの選択結果を保持
することで、前述の論理■における直前に書き込みを行
った領域の記憶保持、を具体化している。
、ゲート４２によってライト区間終了信号ＷＥＤが出力
されたときの書き込みエリア選択信号ＡＬ１０を選択し
、その他の回路４１．４３．４４でこの選択結果を保持
することで、前述の論理■における直前に書き込みを行
った領域の記憶保持、を具体化している。
ゲート４５〜４７およびＦＦ４８による構成は前述の論
理■、■を実現した部分であり、ゲート４５はＡＬＩＯ
信号の論理反転信号とＦＦ３０の出力（ＰＣν信号）の
論理反転信号のアンドをとり、これをオアゲート４７に
入力し、ゲート４６はＦＦ４４の出力とＦＦ３０の出力
（ＰＣＷ信号）のアンドをとり、これをオアゲート４７
に入力する。すなわち、この部分はＦＦ３０によって同
期をとったコントローラＡのアクセス状態（ＰＣＷ信号
）に応じてコントローラＢの読み出し領域を決定すると
ころであり、コントローラＡが非アクセス状態のときは
（ＰＣＷ信号がＨ）、直前に書き込みを行った領域と同
じ領域を選択しくＦＦ４４の出力）、コントローラＡが
アクセス状態のときは（ＰＣＷ信号がＬ）、コントロー
ラＡの現時点のアクセス領域と逆側の領域を選択する（
ＡＬＩＯ信号の論理反転）さらにいえば、ゲート４６が
前述の論理■に対応し、ゲート４５が前述の論理■に対
応する。ＦＦ４８はゲート４７の出力をＣＲＣＥＮ信号
の立上がりにラッチするようにしており、これによりゲ
ート４５〜４７による読み出し領域の選択結果が読み出
し動作の開始時にＦＦ４８に取り込まれ、読み出しエリ
ア選択信号ＡＩ？ｌＯとしてメモリ１０のアドレス最上
位ビットＡＲＨに加えられる。
理■、■を実現した部分であり、ゲート４５はＡＬＩＯ
信号の論理反転信号とＦＦ３０の出力（ＰＣν信号）の
論理反転信号のアンドをとり、これをオアゲート４７に
入力し、ゲート４６はＦＦ４４の出力とＦＦ３０の出力
（ＰＣＷ信号）のアンドをとり、これをオアゲート４７
に入力する。すなわち、この部分はＦＦ３０によって同
期をとったコントローラＡのアクセス状態（ＰＣＷ信号
）に応じてコントローラＢの読み出し領域を決定すると
ころであり、コントローラＡが非アクセス状態のときは
（ＰＣＷ信号がＨ）、直前に書き込みを行った領域と同
じ領域を選択しくＦＦ４４の出力）、コントローラＡが
アクセス状態のときは（ＰＣＷ信号がＬ）、コントロー
ラＡの現時点のアクセス領域と逆側の領域を選択する（
ＡＬＩＯ信号の論理反転）さらにいえば、ゲート４６が
前述の論理■に対応し、ゲート４５が前述の論理■に対
応する。ＦＦ４８はゲート４７の出力をＣＲＣＥＮ信号
の立上がりにラッチするようにしており、これによりゲ
ート４５〜４７による読み出し領域の選択結果が読み出
し動作の開始時にＦＦ４８に取り込まれ、読み出しエリ
ア選択信号ＡＩ？ｌＯとしてメモリ１０のアドレス最上
位ビットＡＲＨに加えられる。
なお１、コントローラＢから入力されるＣＲＣＥＮ信号
はシステムクロック信号ＳＣＫの立ち上がりて変化する
よう同期がとられており、このため、ＦＦ４８によって
読み出し領域はシステムクロ・ツクＳＣＫの立上がりで
判断される。これに対し、書き込み領域はＦＦ３７によ
ってシステムクロックＳＣＫの立下がりで判断される。
はシステムクロック信号ＳＣＫの立ち上がりて変化する
よう同期がとられており、このため、ＦＦ４８によって
読み出し領域はシステムクロ・ツクＳＣＫの立上がりで
判断される。これに対し、書き込み領域はＦＦ３７によ
ってシステムクロックＳＣＫの立下がりで判断される。
これにより、前述の論理■を実現している。
第４図は、ｐｐｃｗ信号およびＣＲＣＥＮ信号の各種状
態（ａ）〜（ｅ）に対応したＨ／Ｌ領域の選択態様を示
すタイムチャートである。なお、各信号の上に付した■
、Ｏは、メモリ１０の選択された側のＨ／Ｌ領域を示し
、矢印に付した■■■■は前述した論理■、論理■、論
理■、論理■、に対応する。
態（ａ）〜（ｅ）に対応したＨ／Ｌ領域の選択態様を示
すタイムチャートである。なお、各信号の上に付した■
、Ｏは、メモリ１０の選択された側のＨ／Ｌ領域を示し
、矢印に付した■■■■は前述した論理■、論理■、論
理■、論理■、に対応する。
例えば、第４図（ａ）において、時刻ｔｏにおいては、
コントローラＡがメモリ１０のＨ側領域にアクセス中で
あるため、コントローラＢ側からのアクセス対象として
Ｈ側領域が選択される（論理■）。時刻ｔ１についても
同様であり、論理■によってＨ側領域か選択される。
コントローラＡがメモリ１０のＨ側領域にアクセス中で
あるため、コントローラＢ側からのアクセス対象として
Ｈ側領域が選択される（論理■）。時刻ｔ１についても
同様であり、論理■によってＨ側領域か選択される。
時刻ｔ２においては、コントローラＡはメモリ１０を非
アクセス中であるため、直前の書き込み領域と同じ領域
、すなわちこの場合り側頭域がコントローラＢ側からの
アクセス対象として選択される（論理■）。
アクセス中であるため、直前の書き込み領域と同じ領域
、すなわちこの場合り側頭域がコントローラＢ側からの
アクセス対象として選択される（論理■）。
時刻ｔ３においては、コントローラＢはメモリ１０を非
アクセス中であるため、直前の書き込み領域の反対の領
域、すなわちこの場合Ｈ側領域がコントローラＡ側から
のアクセス対象として選択される（論理■）。
アクセス中であるため、直前の書き込み領域の反対の領
域、すなわちこの場合Ｈ側領域がコントローラＡ側から
のアクセス対象として選択される（論理■）。
時刻ｔ４においては、コントローラＡがメモリ１０のＨ
側領域にアクセス中であるため、コントローラＢ側から
のアクセス対象としてＨ側領域が選択される（論理■）
。
側領域にアクセス中であるため、コントローラＢ側から
のアクセス対象としてＨ側領域が選択される（論理■）
。
また、第４図（ｂ）の時刻ｔ５においては、コントロー
ラＡがメモリ１０をアクセスするとき、コントローラＢ
がメモリ１０のＨ側領域にアクセス中であるため、コン
トローラＡ側からのアクセス対象としてＨ側領域が選択
される（論理■）。
ラＡがメモリ１０をアクセスするとき、コントローラＢ
がメモリ１０のＨ側領域にアクセス中であるため、コン
トローラＡ側からのアクセス対象としてＨ側領域が選択
される（論理■）。
以下同様にして、論理■■■■のいずれかを用いてメモ
リ１０のアクセス領域が決定される。
リ１０のアクセス領域が決定される。
この実施例構成によれば、第４図からも明らかなように
、コントローラＡおよびコントローラＢは全く同期をと
ることなくコントローラＡからコントローラＢへのデー
タ伝送を好適になし得る。
、コントローラＡおよびコントローラＢは全く同期をと
ることなくコントローラＡからコントローラＢへのデー
タ伝送を好適になし得る。
なお、上記実施例では、メモリ１０は最上位ビットアド
レスによって２分割する場合を示したが、メモリの２重
化構成として、最上位ビット以外のビットでメモリを２
分割するようにしてもよく、さらに２つの異なるチップ
から成るメモリを用いるようにしてもよい。また、コン
トロール回路２０の論理構成も、これらと同等の機能を
達成するものであれば他の任意の論理構成としてもよい
。
レスによって２分割する場合を示したが、メモリの２重
化構成として、最上位ビット以外のビットでメモリを２
分割するようにしてもよく、さらに２つの異なるチップ
から成るメモリを用いるようにしてもよい。また、コン
トロール回路２０の論理構成も、これらと同等の機能を
達成するものであれば他の任意の論理構成としてもよい
。
以上説明したようにこの発明によれば、２つのシステム
コントローラ間のデータ伝送において、片方のシステム
コントローラのアクセスを一時ウエイトさせることがな
くなるとともに、データが各システムコントローラのア
クセスの途中で途切れるといったことがなくなり、エラ
ーのない正確なデータ伝送を高速に成し得る。
コントローラ間のデータ伝送において、片方のシステム
コントローラのアクセスを一時ウエイトさせることがな
くなるとともに、データが各システムコントローラのア
クセスの途中で途切れるといったことがなくなり、エラ
ーのない正確なデータ伝送を高速に成し得る。
第１図はこの発明の一実施例を示すブロック図、第２図
はメモリ分割の概念図、第３図は実施例装置のコントロ
ール回路の詳細回路図、第４図は上記実施例装置の作用
を示すタイムチャートである。 Ａ。 Ｂ・・・システムコ ン トローラ、 ・・メモリ （デュアルポートメモリ） ２０・・・コントロー 小回路 ンプ３ 第１図 第２図 第３図
はメモリ分割の概念図、第３図は実施例装置のコントロ
ール回路の詳細回路図、第４図は上記実施例装置の作用
を示すタイムチャートである。 Ａ。 Ｂ・・・システムコ ン トローラ、 ・・メモリ （デュアルポートメモリ） ２０・・・コントロー 小回路 ンプ３ 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 第１のシステムコントローラから第２のシステムコント
ローラへデータを非同期で伝送する非同期データ伝送装
置において、 前記第１のシステムコントローラの出力データが書込ま
れるとともに、この書込みデータを前記第２のシステム
コントローラへ読出す第１および第２のメモリと、 前記第１のシステムコントローラの第２のシステムコン
トローラへのデータ伝送に対応して第１のシステムコン
トローラの出力データを前記第１および第２のメモリに
対して交互に書き込むとともに、前記第２のシステムコ
ントローラがデータ受信を行うとき前記第１および第２
のメモリのうちの直前にデータが書き込まれた側のメモ
リを選択しこの選択したメモリからデータを読出す制御
手段と、 を具えるとともに、 前記制御手段は、前記書き込み動作の際第２のシステム
コントローラが前記第１または第２のメモリに読み出し
動作を行っているときはこの読み出し動作を行っている
逆のメモリに前記第１のシステムコントローラの出力デ
ータを書き込むとともに、前記読み出し動作の際第１の
システムコントローラが前記第１または第２のメモリに
書き込み動作を行っているときはこの書き込み動作を行
っている逆のメモリから読み出し動作を行うようにした
ことを特徴とする非同期データ伝送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123461A JP2572292B2 (ja) | 1990-05-14 | 1990-05-14 | 非同期データ伝送装置 |
| US07/938,037 US5502822A (en) | 1990-05-14 | 1991-05-14 | Asynchronous data transmission system |
| EP91920973A EP0530363A4 (en) | 1990-05-14 | 1991-05-14 | Device for transmitting a synchronous data |
| PCT/JP1991/000632 WO1991018346A1 (en) | 1990-05-14 | 1991-05-14 | Device for transmitting a synchronous data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123461A JP2572292B2 (ja) | 1990-05-14 | 1990-05-14 | 非同期データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0421053A true JPH0421053A (ja) | 1992-01-24 |
| JP2572292B2 JP2572292B2 (ja) | 1997-01-16 |
Family
ID=14861207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123461A Expired - Lifetime JP2572292B2 (ja) | 1990-05-14 | 1990-05-14 | 非同期データ伝送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5502822A (ja) |
| EP (1) | EP0530363A4 (ja) |
| JP (1) | JP2572292B2 (ja) |
| WO (1) | WO1991018346A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020112998A (ja) * | 2019-01-10 | 2020-07-27 | キヤノン株式会社 | 情報処理装置及びメモリ制御方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9012970D0 (en) * | 1989-09-22 | 1990-08-01 | Ibm | Apparatus and method for asynchronously delivering control elements with pipe interface |
| US5437464A (en) * | 1991-08-30 | 1995-08-01 | Kabushiki Kaisha Sega Enterprises | Data reading and image processing system for CD-ROM |
| JPH06250931A (ja) * | 1993-02-26 | 1994-09-09 | Mitsubishi Electric Corp | 情報処理装置 |
| US5671445A (en) * | 1993-07-19 | 1997-09-23 | Oki America, Inc. | Interface for transmitting graphics data to a printer from a host computer system in rasterized form |
| US5781802A (en) * | 1995-02-03 | 1998-07-14 | Vlsi Technology, Inc. | First-in-first-out (FIFO) controller for buffering data between systems which are asynchronous and free of false flags and internal metastability |
| US5671446A (en) * | 1995-03-16 | 1997-09-23 | Apple Computer, Inc. | Method and apparatus for atomically accessing a queue in a memory structure where LIFO is converted to FIFO |
| KR0144038B1 (ko) * | 1995-04-18 | 1998-08-17 | 김주용 | 엑세스 타임이 특수한 소자와의 인테페이스 장치 및 방법 |
| US5692137A (en) * | 1995-05-08 | 1997-11-25 | Apple Computer, Inc. | Master oriented bus bridge |
| JPH098989A (ja) * | 1995-06-19 | 1997-01-10 | Brother Ind Ltd | パラレルデータ転送システム及び電子機器 |
| US5819111A (en) * | 1996-03-15 | 1998-10-06 | Adobe Systems, Inc. | System for managing transfer of data by delaying flow controlling of data through the interface controller until the run length encoded data transfer is complete |
| NO961248D0 (no) * | 1996-03-28 | 1996-03-28 | Vmetro As | Anordning for dataoverföring |
| KR100189530B1 (ko) * | 1996-05-21 | 1999-06-01 | 윤종용 | 마이크로 프로세서와 메모리간의 데이타 인터페이스 방법 |
| US5790893A (en) * | 1996-06-05 | 1998-08-04 | International Business Machines Corporation | Segmented concurrent receive/transfer interface using shared RAM storage |
| KR100223634B1 (ko) * | 1997-01-15 | 1999-10-15 | 윤종용 | 고속 데이타 처리 및 전송을 위한 에러정정용 메모리를 구비하는 시스템 디코더 및 에러정정용 메모리 제어방법 |
| DE59811308D1 (de) * | 1997-07-21 | 2004-06-09 | Infineon Technologies Ag | Pufferspeicheranordnung |
| KR100248395B1 (ko) * | 1997-10-23 | 2000-03-15 | 정선종 | 디지털 통신용 채널 부호기 설계방법 |
| DE69823885T2 (de) * | 1998-06-17 | 2005-04-21 | Nokia Corp | Ein schnittstellengerät zum verbinden von geräten mit verschiedenen taktfrequenzen und verfahren zum betreiben der schnittstelle |
| US6715009B1 (en) * | 1999-12-21 | 2004-03-30 | Intel Corporation | Method and apparatus for coordinating cooperating resources and its application |
| US7788669B2 (en) * | 2003-05-02 | 2010-08-31 | Microsoft Corporation | System for isolating first computing environment from second execution environment while sharing resources by copying data from first portion to second portion of memory |
| CN100476775C (zh) * | 2003-05-15 | 2009-04-08 | Nxp股份有限公司 | 用于总线通信设备的主机控制器以及总线通信设备 |
| US7640370B1 (en) * | 2003-11-25 | 2009-12-29 | Marvell International Ltd. | Method and apparatus for controlling data transfer between EEPROM and a physical layer device |
| KR100609265B1 (ko) * | 2004-11-10 | 2006-08-09 | 삼성전자주식회사 | 메모리 장치 및 메모리 장치의 듀얼 포트 동작 방법 |
| WO2009131542A1 (en) * | 2008-04-23 | 2009-10-29 | Drone Technology Pte Ltd | Module for data acquisition and control in a sensor/control network |
| SE1751567A1 (sv) * | 2017-12-18 | 2019-06-19 | Komatsu Forest Ab | Arbetsmaskin samt metod för att övervaka ett styrsystem vid en arbetsmaskin |
| JP7147367B2 (ja) * | 2018-08-23 | 2022-10-05 | 富士通株式会社 | 制御装置及び制御プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217858A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | デ−タ伝送装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2440058A1 (fr) * | 1978-10-27 | 1980-05-23 | Materiel Telephonique | Systeme de memoire tampon pour unite d'echange entre deux unites fonctionnelles et procede de mise en oeuvre |
| US4298954A (en) * | 1979-04-30 | 1981-11-03 | International Business Machines Corporation | Alternating data buffers when one buffer is empty and another buffer is variably full of data |
| JPS59144929A (ja) * | 1983-02-04 | 1984-08-20 | Mitsubishi Electric Corp | 周辺機器制御装置 |
| JPS61233857A (ja) * | 1985-04-08 | 1986-10-18 | Mitsubishi Electric Corp | デ−タ転送装置 |
| JPS6381557A (ja) * | 1986-09-26 | 1988-04-12 | Ricoh Co Ltd | デユアルポ−トメモリ |
| JPS6436363A (en) * | 1987-07-31 | 1989-02-07 | Meidensha Electric Mfg Co Ltd | System for making access to dual port memory |
| US5163132A (en) * | 1987-09-24 | 1992-11-10 | Ncr Corporation | Integrated controller using alternately filled and emptied buffers for controlling bi-directional data transfer between a processor and a data storage device |
| JP2510261B2 (ja) * | 1988-12-05 | 1996-06-26 | 株式会社小松製作所 | 非同期デ―タ伝送装置 |
| JP2510263B2 (ja) * | 1988-12-05 | 1996-06-26 | 株式会社小松製作所 | 非同期デ―タ伝送装置 |
| JP2510262B2 (ja) * | 1988-12-05 | 1996-06-26 | 株式会社小松製作所 | 非同期デ―タ伝送装置 |
| JP2736092B2 (ja) * | 1989-01-10 | 1998-04-02 | 株式会社東芝 | バッファ装置 |
| CA1320257C (en) * | 1989-04-20 | 1993-07-13 | Ernst August Munter | Method and apparatus for input-buffered asynchronous transfer mode switching |
| JP2531275B2 (ja) * | 1989-09-29 | 1996-09-04 | 日本電気株式会社 | Ａｔｍセル転送方式 |
| JP2803262B2 (ja) * | 1989-12-15 | 1998-09-24 | 日本電気株式会社 | パケット・スイッチ |
-
1990
- 1990-05-14 JP JP2123461A patent/JP2572292B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-14 US US07/938,037 patent/US5502822A/en not_active Expired - Fee Related
- 1991-05-14 WO PCT/JP1991/000632 patent/WO1991018346A1/ja not_active Application Discontinuation
- 1991-05-14 EP EP91920973A patent/EP0530363A4/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217858A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | デ−タ伝送装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020112998A (ja) * | 2019-01-10 | 2020-07-27 | キヤノン株式会社 | 情報処理装置及びメモリ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2572292B2 (ja) | 1997-01-16 |
| EP0530363A1 (en) | 1993-03-10 |
| WO1991018346A1 (en) | 1991-11-28 |
| EP0530363A4 (en) | 1995-11-08 |
| US5502822A (en) | 1996-03-26 |
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