JPS59144929A - 周辺機器制御装置 - Google Patents
周辺機器制御装置Info
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- JPS59144929A JPS59144929A JP1770083A JP1770083A JPS59144929A JP S59144929 A JPS59144929 A JP S59144929A JP 1770083 A JP1770083 A JP 1770083A JP 1770083 A JP1770083 A JP 1770083A JP S59144929 A JPS59144929 A JP S59144929A
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- Japan
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- control unit
- sub
- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は周辺機器を統括制御する周辺機器制＃装置番
こ関するものである。
こ関するものである。
従来この種の装、ｔとして第１図１こボすものかあった
。図１こおいで、（ｌａ）と（２ａ）はＣｚ Ｕ、（ｌ
ｂ）と（２１） ）ｆｉプログラムのストアや、Ｌ記Ｃ
Ｐ Ｕ（ｌａ）（２ａ） ）こよる制御において用いる
メモリ、 （ＩＣ）と（２Ｃ）はデータ転送用のデータ
・メモリ、（ｌｄ）と（２ｄ）はυ”’ Ａ １ｌｉｌ
ｍ１回路、（ｌｅ）、 （ｉｆ）と（２ｅ）。
。図１こおいで、（ｌａ）と（２ａ）はＣｚ Ｕ、（ｌ
ｂ）と（２１） ）ｆｉプログラムのストアや、Ｌ記Ｃ
Ｐ Ｕ（ｌａ）（２ａ） ）こよる制御において用いる
メモリ、 （ＩＣ）と（２Ｃ）はデータ転送用のデータ
・メモリ、（ｌｄ）と（２ｄ）はυ”’ Ａ １ｌｉｌ
ｍ１回路、（ｌｅ）、 （ｉｆ）と（２ｅ）。
（２ｆ）Ｖｉ入出力回路であり、ｔｌｌ ＋ ＋２１は
それぞれ主制御部、副制御部である。（３）はこの主制
御１１４１部・１）。
それぞれ主制御部、副制御部である。（３）はこの主制
御１１４１部・１）。
副制御部１２＋から構１現される判辺機器制御装・ｄ、
・、５）Ｖｉｌｔ！ｌｉ１辺機器、（則は外部の他機器
であり、（４）は他機器１０）との入出力信号ラインで
あろう第２図は本装置買の各部の前作を示すタイムチャ
ート図で、図１こ旧いて、Ａは周辺機器・５）から１グ
ａツクのデータをデータ・メモリ（２Ｃ）へ転送するの
１こ要する時間、Ｂはデータ・メモリ（２ｃ）＋こスト
アされたデータをｊ−クメモリ（ＩＣ，ｌへＩＪ＋Ａ
Ａ転送するのに要する時間、Ｃはデータメモリ（Ｉｃ）
１こストアされたデータを他機器・」０）へ・伝送゛す
るのに要する時間を示す。
・、５）Ｖｉｌｔ！ｌｉ１辺機器、（則は外部の他機器
であり、（４）は他機器１０）との入出力信号ラインで
あろう第２図は本装置買の各部の前作を示すタイムチャ
ート図で、図１こ旧いて、Ａは周辺機器・５）から１グ
ａツクのデータをデータ・メモリ（２Ｃ）へ転送するの
１こ要する時間、Ｂはデータ・メモリ（２ｃ）＋こスト
アされたデータをｊ−クメモリ（ＩＣ，ｌへＩＪ＋Ａ
Ａ転送するのに要する時間、Ｃはデータメモリ（Ｉｃ）
１こストアされたデータを他機器・」０）へ・伝送゛す
るのに要する時間を示す。
次に前作についで、周辺機器・６）からデータを収出す
場合を例にとって説明する。
場合を例にとって説明する。
入出力信号ライン（４）を通して外部の他機器（１ｏ）
がら゛ゝ周辺機器１５）からデータを躾出せ“という命
令が入出力回路（１１） ｔこ入力し、ＣＰ Ｕ （ｌ
ａ）がこの命令を受ｊｙ、ると、ＣＰ Ｕ （ｌａ）
Ｂ命−ｉ’）＋コ［りｒ副制御部＋２１のＣＰＵ（２ａ
）に対して５周辺機器（５）からデータを収出せ“とい
う命令を入出力回路（ｌｅ）、 （２ｅ）を通して入力
するうＣ１’Ｕ（２ａ）け命令★こ従っで制御信号を入
出力回路（２ｆ）ｒｌして周辺機器１５）へ入力し、周
辺機器・５）からデータを双出しデータ・メモリ（２ｃ
）へストアする。時間ＡをかけＣｌグロックのデータ収
出しを終ｒすると、（’；ＰＵ（２ａ）は周辺機器・５
）からのデータ収出しを一時停止し、Ｄ ｒＡ Ａ制御
部６（２ｄ’）ｔこ０＋すＡ転送をするようｌご指示し
、ＤＭＡ制却回路（２ｄ）は主制御部ζ１）のＤ ｒＡ
Ａ制御回路（ｌｄ）とでｌ） ＩＶＩ Ａ 伝送をし
、データ・メモリ（２ｃ）のデータ上データ・メモリ（
Ｉｃ）へ伝送する。
がら゛ゝ周辺機器１５）からデータを躾出せ“という命
令が入出力回路（１１） ｔこ入力し、ＣＰ Ｕ （ｌ
ａ）がこの命令を受ｊｙ、ると、ＣＰ Ｕ （ｌａ）
Ｂ命−ｉ’）＋コ［りｒ副制御部＋２１のＣＰＵ（２ａ
）に対して５周辺機器（５）からデータを収出せ“とい
う命令を入出力回路（ｌｅ）、 （２ｅ）を通して入力
するうＣ１’Ｕ（２ａ）け命令★こ従っで制御信号を入
出力回路（２ｆ）ｒｌして周辺機器１５）へ入力し、周
辺機器・５）からデータを双出しデータ・メモリ（２ｃ
）へストアする。時間ＡをかけＣｌグロックのデータ収
出しを終ｒすると、（’；ＰＵ（２ａ）は周辺機器・５
）からのデータ収出しを一時停止し、Ｄ ｒＡ Ａ制御
部６（２ｄ’）ｔこ０＋すＡ転送をするようｌご指示し
、ＤＭＡ制却回路（２ｄ）は主制御部ζ１）のＤ ｒＡ
Ａ制御回路（ｌｄ）とでｌ） ＩＶＩ Ａ 伝送をし
、データ・メモリ（２ｃ）のデータ上データ・メモリ（
Ｉｃ）へ伝送する。
Ｌ）１ｖＩＡ転送中は王制イａ部、１１（７） ＣＰ
Ｕ （ｌａ）、副制御部＋２１のＣＰＵ（２ａ）は動作
を停止しでいる。
Ｕ （ｌａ）、副制御部＋２１のＣＰＵ（２ａ）は動作
を停止しでいる。
時間ＢをかけでυｌＪＡＭ送が終ｒすると主制御部１１
）ノＣＰ Ｕ （ｌａ）はデータ・メモリ（ｌｃ） ＋
こストアされたデータを今度は入出力信号ライン（４）
を通して外部の他機器ｕ（ｌｌへ時間Ｃをかけで転送す
る。
）ノＣＰ Ｕ （ｌａ）はデータ・メモリ（ｌｃ） ＋
こストアされたデータを今度は入出力信号ライン（４）
を通して外部の他機器ｕ（ｌｌへ時間Ｃをかけで転送す
る。
同時に副制御部（２）のＣＰｔＪ（２ａ）は再ひ周辺機
器・５）からデータを敢出し、データ・メモリ（２Ｃ）
ｌこストアを開始する。時間Ａをかけでさら鹸こｌブ
ロックのデータ収出しを終ｒするとＣＰ ＬＪ （２−
１）はデータ収出しを一時停止し、再びＤ ｔＪ Ａ制
御回路（２ｄ） ｔこデータ・メモ１）（２Ｃ）から主
制御部・１）のデータ・メモリ（Ｉｃ）へＤ ＩＶｉＡ
転送をさせる。
器・５）からデータを敢出し、データ・メモリ（２Ｃ）
ｌこストアを開始する。時間Ａをかけでさら鹸こｌブ
ロックのデータ収出しを終ｒするとＣＰ ＬＪ （２−
１）はデータ収出しを一時停止し、再びＤ ｔＪ Ａ制
御回路（２ｄ） ｔこデータ・メモ１）（２Ｃ）から主
制御部・１）のデータ・メモリ（Ｉｃ）へＤ ＩＶｉＡ
転送をさせる。
以上の動作を、外部からの命令どおりのデータ赦を周辺
機器１，５）から収出し、外部の他機器ｑｔｌｌへ転送
したと、副制御部（２）のＣＰ Ｕ （２ａ）、主制御
部ｔｌｌのＣＩ’［Ｊ（ｌａ）がそれぞ／Ｌ ＃’ｌＪ
ｍｆするまで続ける。
機器１，５）から収出し、外部の他機器ｑｔｌｌへ転送
したと、副制御部（２）のＣＰ Ｕ （２ａ）、主制御
部ｔｌｌのＣＩ’［Ｊ（ｌａ）がそれぞ／Ｌ ＃’ｌＪ
ｍｆするまで続ける。
なε、以上の説明は経過時間Ａ、 ＣがＡ ２ Ｃの
場合に成り立つもので、Ａ（Ｃの場合は主制御部（１）
と副制御部＋２１の時同関係は逆ｌこなる。
場合に成り立つもので、Ａ（Ｃの場合は主制御部（１）
と副制御部＋２１の時同関係は逆ｌこなる。
従来のＩＳ辺機器制御装置は以上のようｌこ構成されて
いるので、全転送データがｌブロックであるとすると、
−も２図からも解るよう番こ、転送蔽こ要する時間ばｎ
（Ａ 十Ｂ ）−１−Ｃとなり、時間が多くかかり、
またＩ） ｒ％４Ａ伝送中はＣＰＵが停止して１曳の処
理ができず、制御プログラムもａ雑になるなどの欠点が
めった。
いるので、全転送データがｌブロックであるとすると、
−も２図からも解るよう番こ、転送蔽こ要する時間ばｎ
（Ａ 十Ｂ ）−１−Ｃとなり、時間が多くかかり、
またＩ） ｒ％４Ａ伝送中はＣＰＵが停止して１曳の処
理ができず、制御プログラムもａ雑になるなどの欠点が
めった。
この発明νま上記のような従来のものの欠点を１余去す
るｌｂめにｒｌされたもので、データ・メモリを主制御
部からも副制御部からもｒクセスできる共有データ・メ
モリとし、さらＩここれを２系統、９けること１こより
、伝送奢こ要する時間を短縮し、ＣＰＵがイ亭市するこ
と＼なくし、制御プログラムをｔｉＲ単１こするＣとが
できる周辺機器制御装憤を提供することを■１６ｊとし
ている。
るｌｂめにｒｌされたもので、データ・メモリを主制御
部からも副制御部からもｒクセスできる共有データ・メ
モリとし、さらＩここれを２系統、９けること１こより
、伝送奢こ要する時間を短縮し、ＣＰＵがイ亭市するこ
と＼なくし、制御プログラムをｔｉＲ単１こするＣとが
できる周辺機器制御装憤を提供することを■１６ｊとし
ている。
以上、この、蹟明の一実施例を図についで説明する。弔
３図は本発明の一実施例１こよる周辺機４電１］ｔＩＩ
ＩＩ装憤をボし、図１こおいで、ｔｌｌは外部の他機器
ｕＵｊとの間でデータの授受を行い該他機器ｕ、０）か
らの命令をこ従って木副辺５機器制御装置ｔ ＋、３１
全体を統括する主制御部、（２）Ｑまこの主制御部（１
）の命令に従って１真後周辺機器・５）を制御しかつ直
接この周辺機器（５）との間でデータの授受を行う副制
御部であり、これラバそれぞれＣＰ Ｕ （ｌａ）、
（２ａ ）、メモリ（ｌｂ）、（２ｂ）、入出力回路（
ｌｅ）（ｉｔ）、 （２ｅ）（２ｔ）、データ・バス（
Ｉｇ）、 （２ｇ）、アドレスパスヲ含ｔｒ 制ｍ ４
Ｈ’ｆライン（ｌｈ）、（２ｈ）ｌこより構１戊されて
いる。また＋６）、 ＋７１は上記主制御部先１）の・
ｉ処理のＦでこの主制御部（１）または副１１ｉ１Ｊ岬
部（２）に各々交互１こ接続切替される２系統の共有デ
ータ・メモリであり、こノＬらはそれぞれメモリ（６ａ
）、 （７ａ）、該メモリ（６ａ）、 （７ａ）のデー
タ・バスを制御部（１）または（２）のテ゛−タ・バス
（Ｉｇ）または（２ｇ）に騙替えるデータ・バス切替回
路（６ｂ）、 （７１））、メモリ（６ａ）、 （７ａ
）の制呻凶号ラインを制御部（１）またｒｉｔ２１の１
間御信号ライン（１１１）または（２ｈ） ｌこ＋７１
替える制御信号ψＪ替回路Ｃ６Ｃ）、 （７Ｃ）からな
る。なお＋８）、 １９＋はデータ・パス切替回路（６
ｂ）、 （７ｂ）および、制御１ｄ号切替回路（６ｃ）
、 （７Ｃ）の制御信号ラインである。
３図は本発明の一実施例１こよる周辺機４電１］ｔＩＩ
ＩＩ装憤をボし、図１こおいで、ｔｌｌは外部の他機器
ｕＵｊとの間でデータの授受を行い該他機器ｕ、０）か
らの命令をこ従って木副辺５機器制御装置ｔ ＋、３１
全体を統括する主制御部、（２）Ｑまこの主制御部（１
）の命令に従って１真後周辺機器・５）を制御しかつ直
接この周辺機器（５）との間でデータの授受を行う副制
御部であり、これラバそれぞれＣＰ Ｕ （ｌａ）、
（２ａ ）、メモリ（ｌｂ）、（２ｂ）、入出力回路（
ｌｅ）（ｉｔ）、 （２ｅ）（２ｔ）、データ・バス（
Ｉｇ）、 （２ｇ）、アドレスパスヲ含ｔｒ 制ｍ ４
Ｈ’ｆライン（ｌｈ）、（２ｈ）ｌこより構１戊されて
いる。また＋６）、 ＋７１は上記主制御部先１）の・
ｉ処理のＦでこの主制御部（１）または副１１ｉ１Ｊ岬
部（２）に各々交互１こ接続切替される２系統の共有デ
ータ・メモリであり、こノＬらはそれぞれメモリ（６ａ
）、 （７ａ）、該メモリ（６ａ）、 （７ａ）のデー
タ・バスを制御部（１）または（２）のテ゛−タ・バス
（Ｉｇ）または（２ｇ）に騙替えるデータ・バス切替回
路（６ｂ）、 （７１））、メモリ（６ａ）、 （７ａ
）の制呻凶号ラインを制御部（１）またｒｉｔ２１の１
間御信号ライン（１１１）または（２ｈ） ｌこ＋７１
替える制御信号ψＪ替回路Ｃ６Ｃ）、 （７Ｃ）からな
る。なお＋８）、 １９＋はデータ・パス切替回路（６
ｂ）、 （７ｂ）および、制御１ｄ号切替回路（６ｃ）
、 （７Ｃ）の制御信号ラインである。
第４図は本装置の各部の動作を示すタイムチャート図で
、図１こおいて、Ａは周辺４１に器（５）から１グロツ
クのデータを共有テ゛−タ・メモリ（６）するいは（７
）へ転送するのに要する時間、ＣＶｉ共有データ・メモ
リ（６）または（７）にストアされたデータを他機器１
０）へ転送するのに要する時間を示す。
、図１こおいて、Ａは周辺４１に器（５）から１グロツ
クのデータを共有テ゛−タ・メモリ（６）するいは（７
）へ転送するのに要する時間、ＣＶｉ共有データ・メモ
リ（６）または（７）にストアされたデータを他機器１
０）へ転送するのに要する時間を示す。
次１こ動作について、周辺機器からデータを収出す場合
を例にとって説明する。
を例にとって説明する。
入出力信号ライン（４）を通して外部の他機器（］（２
）からゞ周辺機器（５）からデータを収出せ”という命
令が主制御部＋ｌｌの入出力回路（ｉｆ） ＋こ入力し
、ＣＰＵ（ｌａ）かこの命令を受収ると、ＣＰＬＪ（ｌ
ａ）は直接周辺機器・、５）とデータの佼受をする副制
御部（２）のＣＰ（Ｊ（２ａ）に９周辺機器、５）から
データを収出せ“という命令を入出力回路（ｌｅ）、
（２ｅ）を通して人力する。同時にＣＰＵ（ｌａ）は制
御信号ライン（８）を通して共有データ・メモリ（６）
のデータ・バスり替回路（６ｂ）、制御信号切替回路（
６Ｃ）を制御し、メモリ（６ａ）のデータ・バス、制御
１ｄ号ラインを副制御４１部−２）のデータ・バス（２
ｇ）、制御１ｄ号ライン（２ｈ）＋こ６々接続し、共有
データ・メモリ（６）を訓電り１ｍ ｘｕ ＋２１のｃ
ＰＬＪ（２ａ）からアクセスできるよう番こし、もう一
方の共有データ・メモリ（７）は制御信号ライン（９）
を通して主制御部（１）のＣＰＵ（ｌａ）からアクセス
できるようにする。
）からゞ周辺機器（５）からデータを収出せ”という命
令が主制御部＋ｌｌの入出力回路（ｉｆ） ＋こ入力し
、ＣＰＵ（ｌａ）かこの命令を受収ると、ＣＰＬＪ（ｌ
ａ）は直接周辺機器・、５）とデータの佼受をする副制
御部（２）のＣＰ（Ｊ（２ａ）に９周辺機器、５）から
データを収出せ“という命令を入出力回路（ｌｅ）、
（２ｅ）を通して人力する。同時にＣＰＵ（ｌａ）は制
御信号ライン（８）を通して共有データ・メモリ（６）
のデータ・バスり替回路（６ｂ）、制御信号切替回路（
６Ｃ）を制御し、メモリ（６ａ）のデータ・バス、制御
１ｄ号ラインを副制御４１部−２）のデータ・バス（２
ｇ）、制御１ｄ号ライン（２ｈ）＋こ６々接続し、共有
データ・メモリ（６）を訓電り１ｍ ｘｕ ＋２１のｃ
ＰＬＪ（２ａ）からアクセスできるよう番こし、もう一
方の共有データ・メモリ（７）は制御信号ライン（９）
を通して主制御部（１）のＣＰＵ（ｌａ）からアクセス
できるようにする。
副制御部（２）のＣＰ ＩＪ （２・りは主制御部１１
）のＣＰＵ（ｌａ）から命令を受収ると、制御信号を入
出力回路（２ｆ）を通して周辺機器ｔ５１へ出力し、周
辺機器１．５１からデータを駅出し共有データ・メモリ
（６）へストアする。時間Ａをかけて１ブロツクのデー
タを収出し、共有データ・メモリ（６）へストアを終ｒ
すると、ＣＰ Ｕ （２ａ）は王制御部ｔｌｌノＣＰ
Ｕ （ｌａ）擾こｌブロックのデータを収出したことを
知らせ、ＣＰＵ（ｌａ）ｉこの知らせを受けると共有デ
ータ・メモリ（６）をＣＰＵ（ｌａ）からアクセスでき
るように制御信号ライン（８）゛を通しで男替え、もう
一方の共有データ・メモリ（７）をＣＰ Ｕ （２ａ）
からアクセスできるようＩこ制御信号ライン（９）を通
して動悸える。
）のＣＰＵ（ｌａ）から命令を受収ると、制御信号を入
出力回路（２ｆ）を通して周辺機器ｔ５１へ出力し、周
辺機器１．５１からデータを駅出し共有データ・メモリ
（６）へストアする。時間Ａをかけて１ブロツクのデー
タを収出し、共有データ・メモリ（６）へストアを終ｒ
すると、ＣＰ Ｕ （２ａ）は王制御部ｔｌｌノＣＰ
Ｕ （ｌａ）擾こｌブロックのデータを収出したことを
知らせ、ＣＰＵ（ｌａ）ｉこの知らせを受けると共有デ
ータ・メモリ（６）をＣＰＵ（ｌａ）からアクセスでき
るように制御信号ライン（８）゛を通しで男替え、もう
一方の共有データ・メモリ（７）をＣＰ Ｕ （２ａ）
からアクセスできるようＩこ制御信号ライン（９）を通
して動悸える。
Ｌ；ＰＵ（２ａ）は続けて周辺機器・５）からゲータを
収出し共有データ・メモリ（７）１こデータをストアし
ていく。この間にＣＰ ＬＪ （ｌａンは共有データ・
メモリ（６）のデータを入出力回路（１ｆ ）、入出力
信号ライン（４）を通しで外部の他機器・」０へ伝送し
、時間Ｃをかけてこの転送を終ｒする。、、ＣＰＵ（２
ａ）かさら１こｌブロックのデータを周辺機ａ ＋５１
から収出し、共有データ・メモリ（７）へストアし、時
間Ａをかけｒこ、ｈが終ｒすると、ＣＰ Ｕ （２ａ）
ｇ４ ＣＰ ＬＪ（ｌａ）へその旨を知らせ、ＣＰＬ
Ｉ（ｌａ）は共有データ・メモ！Ｊ ｔ６Ｌ ＋７１の
接続をそれぞれ９Ｊ替え、共有データ・メモリ（７）の
データを外部の他機器ｔｌＬｌｌへ伝送し、その間ＣＰ
Ｕ（２ａ）は周辺機器（５）からデータを収出す。
収出し共有データ・メモリ（７）１こデータをストアし
ていく。この間にＣＰ ＬＪ （ｌａンは共有データ・
メモリ（６）のデータを入出力回路（１ｆ ）、入出力
信号ライン（４）を通しで外部の他機器・」０へ伝送し
、時間Ｃをかけてこの転送を終ｒする。、、ＣＰＵ（２
ａ）かさら１こｌブロックのデータを周辺機ａ ＋５１
から収出し、共有データ・メモリ（７）へストアし、時
間Ａをかけｒこ、ｈが終ｒすると、ＣＰ Ｕ （２ａ）
ｇ４ ＣＰ ＬＪ（ｌａ）へその旨を知らせ、ＣＰＬ
Ｉ（ｌａ）は共有データ・メモ！Ｊ ｔ６Ｌ ＋７１の
接続をそれぞれ９Ｊ替え、共有データ・メモリ（７）の
データを外部の他機器ｔｌＬｌｌへ伝送し、その間ＣＰ
Ｕ（２ａ）は周辺機器（５）からデータを収出す。
以上の！ｌｌＪ作を、外部からの命令ど３りのデータは
を周辺４１に器＋５）から収出し、外部の他機器ｔｌＬ
Ｉ）へ転送し之と副制御部（２）のＣ，ＰＵ（２ａ）、
主制御部（１）のＣＰＵ（ｌａ）がそれぞ７１．判定す
るまで繰返す。このＩＩＩＡ］共有データ・メモリ＋６
１ 、 ＋７）は各々交互ｌこ主制御部１１１または副
制御部（２）に接続されるようｌこＣＰＵ（１ａ）で制
４ＡＪされるつ なお、以上の説明はｉイ過１時間Ａ、 ＣがＡ≧Ｃの場
合１こ成り立つもので、Ａ（Ｃの場合は主制御部とｈｉ
ｌｌ制御部の時間関係は逆ｌこなる。
を周辺４１に器＋５）から収出し、外部の他機器ｔｌＬ
Ｉ）へ転送し之と副制御部（２）のＣ，ＰＵ（２ａ）、
主制御部（１）のＣＰＵ（ｌａ）がそれぞ７１．判定す
るまで繰返す。このＩＩＩＡ］共有データ・メモリ＋６
１ 、 ＋７）は各々交互ｌこ主制御部１１１または副
制御部（２）に接続されるようｌこＣＰＵ（１ａ）で制
４ＡＪされるつ なお、以上の説明はｉイ過１時間Ａ、 ＣがＡ≧Ｃの場
合１こ成り立つもので、Ａ（Ｃの場合は主制御部とｈｉ
ｌｌ制御部の時間関係は逆ｌこなる。
なお、上記実施例では周辺機器が１つで副制御部もｌ系
統の場合１ごついて説明したか、副制御部と２系統の共
傅テ′−タ・メモリとからなる系統を複数ｌこすること
で、王制＃＠５は各副制御部を通して複数の周辺機器の
制御ができる。
統の場合１ごついて説明したか、副制御部と２系統の共
傅テ′−タ・メモリとからなる系統を複数ｌこすること
で、王制＃＠５は各副制御部を通して複数の周辺機器の
制御ができる。
以上のように、この発明によれば周辺機器制御装置ｔを
主制御部と副制御部と共有データ・メモリ２系統とで構
成し之ので、全データ転送量がｎグロックであるとする
と、第４図からも解るように転送１こ要する時間はｎ
Ａ 十〇となり大１μ品に時間を短縮でき、しかもＣＰ
Ｕは常時動作でき、制御プログラムが間単になる効果が
ある。
主制御部と副制御部と共有データ・メモリ２系統とで構
成し之ので、全データ転送量がｎグロックであるとする
と、第４図からも解るように転送１こ要する時間はｎ
Ａ 十〇となり大１μ品に時間を短縮でき、しかもＣＰ
Ｕは常時動作でき、制御プログラムが間単になる効果が
ある。
第１図は従来の周辺機器制御装置ｄを示すブロック図、
第２図は第１図の装置の谷部の動作を示すタイムチャー
ト図、第３図はこの発明の一実施例による周辺機器制御
装置を示すブロック図、第４図は弗３図の装置の各部の
１作を示すタイムチャート図である。 （１）・・・主制御部、（２）・・・副制御部、＋６）
、 ＋７１・・・共有デ−タ・メモリ、１５）・・・間
近機器、Ｕα・・・他機器、（８）・・・周辺機器制御
装装置。 なお図中同一符号は同−又は相当部分を示す。
第２図は第１図の装置の谷部の動作を示すタイムチャー
ト図、第３図はこの発明の一実施例による周辺機器制御
装置を示すブロック図、第４図は弗３図の装置の各部の
１作を示すタイムチャート図である。 （１）・・・主制御部、（２）・・・副制御部、＋６）
、 ＋７１・・・共有デ−タ・メモリ、１５）・・・間
近機器、Ｕα・・・他機器、（８）・・・周辺機器制御
装装置。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- ・１）外部の他機器との間でデータの授受を行い該他機
器からの命令九番こ従って装置５全体を統括する主制御
部と、該主制御部の命令に従って直接周辺機器を制御し
かつ該周辺機器との間で直接データの授受を行う副側＃
部と、上記主制御部の管理のドで該主制御部、上記副制
御部両方からアクセスできる２系統の共自データ・メモ
リとを備え、上記周辺機器と他機器との間でデータ転送
を行う際上記主制御部／Ｊ）一方の共有ゲータ・メモリ
１こ潜込み又は読出しを行なっている間１こ上記副制御
部Ｖ′ｉ池方の共有データ・メモリから読出し又はｄ込
みかできるよう（こしたことを特徴とする周辺機器市り
御装置ｔ 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1770083A JPS59144929A (ja) | 1983-02-04 | 1983-02-04 | 周辺機器制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1770083A JPS59144929A (ja) | 1983-02-04 | 1983-02-04 | 周辺機器制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144929A true JPS59144929A (ja) | 1984-08-20 |
Family
ID=11951064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1770083A Pending JPS59144929A (ja) | 1983-02-04 | 1983-02-04 | 周辺機器制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144929A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125641A (ja) * | 1984-11-22 | 1986-06-13 | Hitachi Ltd | デ−タ圧縮制御方式 |
| JPS63300351A (ja) * | 1987-05-30 | 1988-12-07 | Fujitsu Ten Ltd | デ−タ転送方式 |
| JPH02145449U (ja) * | 1989-02-06 | 1990-12-10 | ||
| JPH03503690A (ja) * | 1988-01-27 | 1991-08-15 | ストレイジ テクノロジー コーポレイション | ホストコンピュータとテープ駆動部間の相互接続用のテープ駆動制御ユニットおよびその操作方法 |
| WO1991018346A1 (en) * | 1990-05-14 | 1991-11-28 | Kabushiki Kaisha Komatsu Seisakusho | Device for transmitting a synchronous data |
| JP2009134635A (ja) * | 2007-11-30 | 2009-06-18 | Renesas Technology Corp | マルチプロセッサシステム |
-
1983
- 1983-02-04 JP JP1770083A patent/JPS59144929A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125641A (ja) * | 1984-11-22 | 1986-06-13 | Hitachi Ltd | デ−タ圧縮制御方式 |
| JPH0576650B2 (ja) * | 1984-11-22 | 1993-10-25 | Hitachi Ltd | |
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| JPH03503690A (ja) * | 1988-01-27 | 1991-08-15 | ストレイジ テクノロジー コーポレイション | ホストコンピュータとテープ駆動部間の相互接続用のテープ駆動制御ユニットおよびその操作方法 |
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