JPS6371765A - マルチｃｐｕ間デ−タ伝送方法 - Google Patents
マルチｃｐｕ間デ−タ伝送方法Info
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- JPS6371765A JPS6371765A JP21665386A JP21665386A JPS6371765A JP S6371765 A JPS6371765 A JP S6371765A JP 21665386 A JP21665386 A JP 21665386A JP 21665386 A JP21665386 A JP 21665386A JP S6371765 A JPS6371765 A JP S6371765A
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- JP
- Japan
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- slave
- data
- master
- cpu
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 34
- 230000005540 biological transmission Effects 0.000 claims description 11
- 239000013256 coordination polymer Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、１つのマスタＣＰＵシステム色複数のスレー
ブＣＰＵシステムを有ｆるマルチＣＰＵシステムにおけ
るマルチＣＰＵ間データ伝送方法に関する。
ブＣＰＵシステムを有ｆるマルチＣＰＵシステムにおけ
るマルチＣＰＵ間データ伝送方法に関する。
従来の技術
従来、この種のマルチＣＰＵシステムは第２図に示すよ
うに、マスタＣＰＵシステム２１がそれぞれインタフェ
ースη、〜２２ｎを介して複数のスレーブＣＰＵシステ
ムる。〜２３ｎに接続されて構成されている。
うに、マスタＣＰＵシステム２１がそれぞれインタフェ
ースη、〜２２ｎを介して複数のスレーブＣＰＵシステ
ムる。〜２３ｎに接続されて構成されている。
上記構成においてマスタＣＰＵシステム２１カラスレー
プＣＰＵシステム田、〜ｎ、に対しデータを伝送する場
合を説明すると、まず、マスタＣＰＵシステム２１がイ
ンタフェース２２．−２２ｎの指定アドレスをアドレス
バスＡＤＢＯ〜、にセットすると、１つ或いは全てのイ
ンタフェース２２１〜２２ｎが活性化される。
プＣＰＵシステム田、〜ｎ、に対しデータを伝送する場
合を説明すると、まず、マスタＣＰＵシステム２１がイ
ンタフェース２２．−２２ｎの指定アドレスをアドレス
バスＡＤＢＯ〜、にセットすると、１つ或いは全てのイ
ンタフェース２２１〜２２ｎが活性化される。
次いで、マスタＣＰＵシステム２１にデータが書込まれ
ると、インタフェース２２１〜２２．がデータを取り込
んでその旨をスレーブＣＰＵシステム２３１〜２３ｎニ
通知し、スレーブＣＰＵシステム器、〜２３ｎからの読
み込み動作によシデータを出力する。
ると、インタフェース２２１〜２２．がデータを取り込
んでその旨をスレーブＣＰＵシステム２３１〜２３ｎニ
通知し、スレーブＣＰＵシステム器、〜２３ｎからの読
み込み動作によシデータを出力する。
したがって、マスタＣＰＵシステム２１が指定アドレス
をセットすることにより任意のスレー７”ＣＰＵシステ
ム’２３． ％Ｚ３ｎとの間で１：ｎの一斉片方向のデ
ータ伝送が可能となる。
をセットすることにより任意のスレー７”ＣＰＵシステ
ム’２３． ％Ｚ３ｎとの間で１：ｎの一斉片方向のデ
ータ伝送が可能となる。
尚、スレー７’ＣＰＵシステム２３１〜２３ｎからマス
タＣＰＵシステム２１へのデータ伝送も同様な方法で行
われる。
タＣＰＵシステム２１へのデータ伝送も同様な方法で行
われる。
発明が解決しようとする問題点
しかしながら、上記従来のデータ伝送方法では、マスタ
ＣＰＵシステム２１トスレープＣＰＵシステム２３１〜
２３ｎとの間でブロック転送等の高速データ伝送を行う
場合には、各ＣＰＵシステムを連動する必要があシ、各
ＣＰＵシステムはかかるデータ伝送以外の動作を行うこ
とができないという問題点がある。
ＣＰＵシステム２１トスレープＣＰＵシステム２３１〜
２３ｎとの間でブロック転送等の高速データ伝送を行う
場合には、各ＣＰＵシステムを連動する必要があシ、各
ＣＰＵシステムはかかるデータ伝送以外の動作を行うこ
とができないという問題点がある。
本発明は上記問題点に鑑み、各ＣＰＵシステムが独立し
て動作することができ、各ＣＰＵシステム（特ニマスタ
ＣＰＵシステム）の負担ヲ少なくし、したがって全ＣＰ
Ｕシステムの効率的運用を図ることのできるマルチＣＰ
Ｕ間データ伝送方法を提供することを目的とする。
て動作することができ、各ＣＰＵシステム（特ニマスタ
ＣＰＵシステム）の負担ヲ少なくし、したがって全ＣＰ
Ｕシステムの効率的運用を図ることのできるマルチＣＰ
Ｕ間データ伝送方法を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するために、マスタＣＰＵシ
ステムからスレーブＣＰＵシステムにそれぞれ伝送する
データを蓄積する第１の複数のメモリと、スレーブＣＰ
ＵシステムからマスタＣＰＵシステムにそれぞれ伝送す
るデータを蓄積する第２の複数のメモリとを備えたこと
を特徴とする。
ステムからスレーブＣＰＵシステムにそれぞれ伝送する
データを蓄積する第１の複数のメモリと、スレーブＣＰ
ＵシステムからマスタＣＰＵシステムにそれぞれ伝送す
るデータを蓄積する第２の複数のメモリとを備えたこと
を特徴とする。
作用
本発明は上記構成により、マスタＣＰＵシステムカラス
レープＣＰＵシステムにデータを伝送する場合、マスタ
ＣＰＵシステムは第１のメモリにデータを連続的に書き
込み、スレーブＣＰＵシステムは所望の時及び所望の速
度で第１のメモリからデータを取シ出し、他方、スレー
ブＣＰＵシステムからマスタＣＰＵシステムにデータを
伝送すル場合、スレーブＣＰＵシステムはそれぞれの第
２のメモリにデータを連続的に書き込んでマスタＣＰＵ
システムにその旨を知らせ、マスタＣＰＵシステムは所
望の時及び所望の速度で第２のメモリからデータを取シ
出すように構成したので、各ＣＰＵシステムが独立して
動作することが出来る効果がある。
レープＣＰＵシステムにデータを伝送する場合、マスタ
ＣＰＵシステムは第１のメモリにデータを連続的に書き
込み、スレーブＣＰＵシステムは所望の時及び所望の速
度で第１のメモリからデータを取シ出し、他方、スレー
ブＣＰＵシステムからマスタＣＰＵシステムにデータを
伝送すル場合、スレーブＣＰＵシステムはそれぞれの第
２のメモリにデータを連続的に書き込んでマスタＣＰＵ
システムにその旨を知らせ、マスタＣＰＵシステムは所
望の時及び所望の速度で第２のメモリからデータを取シ
出すように構成したので、各ＣＰＵシステムが独立して
動作することが出来る効果がある。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明の一実施例に係るマルチＣＰＵシステムの概
略ブロック図である。
は、本発明の一実施例に係るマルチＣＰＵシステムの概
略ブロック図である。
第１図において、マスタＣＰＵシステム１１は、それぞ
れインタフェース１２１〜１２ｎを介して複数のスレー
ブＣＰＵシステム１３．〜１３ｎに接続され、またデー
タの入力用メモリ１４．〜１４ｎとデータの出力用メモ
リ１５．〜１５ｎがそれぞれ、インタフェース１２、〜
１２ｎに対応するようにマスタＣＰＵシステム１１とス
レーブＣＰＵシステム１３．〜１３ｎとの間に接続され
ている。
れインタフェース１２１〜１２ｎを介して複数のスレー
ブＣＰＵシステム１３．〜１３ｎに接続され、またデー
タの入力用メモリ１４．〜１４ｎとデータの出力用メモ
リ１５．〜１５ｎがそれぞれ、インタフェース１２、〜
１２ｎに対応するようにマスタＣＰＵシステム１１とス
レーブＣＰＵシステム１３．〜１３ｎとの間に接続され
ている。
上記構成に係る実施例において、マスタＣＰＵシステム
１１からスレーブＣＰＵシステム１３．〜１３ｎに対し
選択的にデータを伝送する場合を説明するト、マス、マ
スタＣＰＵシステム１１がスレー７’ＣＰＵシステム１
３１〜１３．の指定アドレスをアドレスバスＡＤＢｏ〜
７にセントすることによジインタフエース１２．〜１２
ｎを選択し、データを連続的に送出する。入力用メモリ
１４．〜１４ｎはそれぞれ、制御線を介してインタフェ
ース１２．〜１２ｎにより制御されており、データが選
択的に書き込まれる。
１１からスレーブＣＰＵシステム１３．〜１３ｎに対し
選択的にデータを伝送する場合を説明するト、マス、マ
スタＣＰＵシステム１１がスレー７’ＣＰＵシステム１
３１〜１３．の指定アドレスをアドレスバスＡＤＢｏ〜
７にセントすることによジインタフエース１２．〜１２
ｎを選択し、データを連続的に送出する。入力用メモリ
１４．〜１４ｎはそれぞれ、制御線を介してインタフェ
ース１２．〜１２ｎにより制御されており、データが選
択的に書き込まれる。
入力用メモリ１４１〜１４ｎに対しデータが選択的に書
き込まれると、当該インタフェース１２．〜１２ｎはそ
の旨を当該スレーブＣＰＵシステム１３．〜１３ｎに知
らせる。当該スレーブＣＰＵシステム１３．〜１３ｎは
、所望の時及び所望の速度で当該入力用メモリ１４１〜
１４ｎからデータを取り出すことができる０他方、スレ
ーブＣＰＵシステム１３１〜１３ｎの１つカラマスタＣ
ＰＵシステム１１にデータを伝送する場合、当該スレー
ブＣＰＵシステム１３は当該出力用メモリ１６にデータ
を連続的に書き込む０当該出力用メモリ１５にデータが
書き込まれると、当該インタフェース１２ハマスタＣＰ
ＵシステムＩＩＫ−ｔの旨を知らせ、マスタＣＰＵシス
テム１１は、所望の時及び所望の速度で当該出力用メモ
リ１５からデータを取り出すことができる０ 次に、複数のスレーブＣＰＵシステム１３．〜１．３ｒ
ｌからマスタＣＰＵシステム１１にデータを伝送する場
合を説明すると、当該スレーブＣＰＵシステム１３、〜
１３ｎは当該出力用メモリ１５．〜１５ｎにデータを連
続的に書き込む。当該出力用メモ１月５．〜１５ｎにデ
ータが書き込まれると、当該インタフェース１２、〜１
２ｎはマスタＣＰＵシステム１１にその旨を知らせる。
き込まれると、当該インタフェース１２．〜１２ｎはそ
の旨を当該スレーブＣＰＵシステム１３．〜１３ｎに知
らせる。当該スレーブＣＰＵシステム１３．〜１３ｎは
、所望の時及び所望の速度で当該入力用メモリ１４１〜
１４ｎからデータを取り出すことができる０他方、スレ
ーブＣＰＵシステム１３１〜１３ｎの１つカラマスタＣ
ＰＵシステム１１にデータを伝送する場合、当該スレー
ブＣＰＵシステム１３は当該出力用メモリ１６にデータ
を連続的に書き込む０当該出力用メモリ１５にデータが
書き込まれると、当該インタフェース１２ハマスタＣＰ
ＵシステムＩＩＫ−ｔの旨を知らせ、マスタＣＰＵシス
テム１１は、所望の時及び所望の速度で当該出力用メモ
リ１５からデータを取り出すことができる０ 次に、複数のスレーブＣＰＵシステム１３．〜１．３ｒ
ｌからマスタＣＰＵシステム１１にデータを伝送する場
合を説明すると、当該スレーブＣＰＵシステム１３、〜
１３ｎは当該出力用メモリ１５．〜１５ｎにデータを連
続的に書き込む。当該出力用メモ１月５．〜１５ｎにデ
ータが書き込まれると、当該インタフェース１２、〜１
２ｎはマスタＣＰＵシステム１１にその旨を知らせる。
マスタＣＰＵシステム１１は出力用メモリ１５１〜１５
ｎを選択し、選択した出力用メモリ１５．〜１５ｎから
所望の時及び所望の速度でデータを取り出すことができ
、またこの選択を順次繰り返すことにより、アクセスし
た全スレーブＣＰＵシステム１３゜〜１３ｎからのデー
タを受けることができる。
ｎを選択し、選択した出力用メモリ１５．〜１５ｎから
所望の時及び所望の速度でデータを取り出すことができ
、またこの選択を順次繰り返すことにより、アクセスし
た全スレーブＣＰＵシステム１３゜〜１３ｎからのデー
タを受けることができる。
また、マスタＣＰＵシステム１１から全スレーブＣＰＵ
システム１３．〜１３ｎに対し同報通信する場合を説明
すると、マスタＣＰＵシステム１１は、同様にして全入
力用メモ１Ｊ１４１〜１４ｎに対しデータを書き込む。
システム１３．〜１３ｎに対し同報通信する場合を説明
すると、マスタＣＰＵシステム１１は、同様にして全入
力用メモ１Ｊ１４１〜１４ｎに対しデータを書き込む。
全入力用メモ１Ｊ１４．〜１４ｎに対しデータが書き込
まれると、全イ／タフエース１２．〜１２ｎはその旨を
それぞれのスレーブＣＰＵシステム１３゜〜１３ｎは、
所望の時及び所望の速度でそれぞれの入力用メモ！７１
４．〜１４ｎからデータを取り出すことができる。
まれると、全イ／タフエース１２．〜１２ｎはその旨を
それぞれのスレーブＣＰＵシステム１３゜〜１３ｎは、
所望の時及び所望の速度でそれぞれの入力用メモ！７１
４．〜１４ｎからデータを取り出すことができる。
上記実施例によれば、マスタＣＰＵシステム１１とスレ
ーブＣＰＵシステム１３．〜１３ｎとの間でデータ伝送
を行う場合、各ＣＰＵシステム１１．１３．〜１３ｎは
独立して動作することができ、したがって各ＣＰＵシス
テム１１．１３．〜１３ｎの負担を大きくすることなく
高速データ伝送を行うことができる。
ーブＣＰＵシステム１３．〜１３ｎとの間でデータ伝送
を行う場合、各ＣＰＵシステム１１．１３．〜１３ｎは
独立して動作することができ、したがって各ＣＰＵシス
テム１１．１３．〜１３ｎの負担を大きくすることなく
高速データ伝送を行うことができる。
マタ、各スレーブＣＰＵシステム１３．〜１３ｎニ対応
して入出力用メモ１月４１〜１４ｎ％ １５．〜１５ｎ
を設けたので、マスタＣＰＵシステム１１とスレーブＣ
ＰＵシステム１３．〜１３ｎの同一のメモリに対するア
クセスが重複しない限シ、常時データの送受信が可能で
あり、マルチＣＰＵシステム全体として効率的に運用す
ることができる。
して入出力用メモ１月４１〜１４ｎ％ １５．〜１５ｎ
を設けたので、マスタＣＰＵシステム１１とスレーブＣ
ＰＵシステム１３．〜１３ｎの同一のメモリに対するア
クセスが重複しない限シ、常時データの送受信が可能で
あり、マルチＣＰＵシステム全体として効率的に運用す
ることができる。
サラニマスタＣＰＵシステムとインタフェース間はマス
タＣＰＵシステムの専用線で接続されており、マスタＣ
ＰＵシステムの各メモリに対するアクセスト、スレーブ
ＣＰＵシステムの各メモリに対するアクセスは、お互い
に重複しない限り可能である。また、複数のスレーブＣ
ＰＵシステムがそれぞれの各メモリに同時にデータを伝
送することも可能であり、この場合、マスタＣＰＵシス
テムは選択的にデータを取り込む。
タＣＰＵシステムの専用線で接続されており、マスタＣ
ＰＵシステムの各メモリに対するアクセスト、スレーブ
ＣＰＵシステムの各メモリに対するアクセスは、お互い
に重複しない限り可能である。また、複数のスレーブＣ
ＰＵシステムがそれぞれの各メモリに同時にデータを伝
送することも可能であり、この場合、マスタＣＰＵシス
テムは選択的にデータを取り込む。
発明の詳細
な説明したように、本発明は、ＣＰＵシステムからスレ
ーブＣＰＵシステムにそれぞれ伝送するデータを蓄積す
る第１の複数のメモリと、スレーブｃｐｔｙシステムカ
ラマスタＣＰＵシステムにそれぞれ伝送するデータを蓄
積する第２の複数のメモリとを備えたので、各ＣＰＵシ
ステムが独立して動作することができ、また各ＣＰＵシ
ステム、特にマスタＣＰＵシステムの負担を少なくする
ことができ、したがって全ＣＰＵシステムの効率的運用
を図ることのできる。
ーブＣＰＵシステムにそれぞれ伝送するデータを蓄積す
る第１の複数のメモリと、スレーブｃｐｔｙシステムカ
ラマスタＣＰＵシステムにそれぞれ伝送するデータを蓄
積する第２の複数のメモリとを備えたので、各ＣＰＵシ
ステムが独立して動作することができ、また各ＣＰＵシ
ステム、特にマスタＣＰＵシステムの負担を少なくする
ことができ、したがって全ＣＰＵシステムの効率的運用
を図ることのできる。
第１図は、本発明の一実施例に係るマルチＣＰＵ間デー
タ伝送方法でのシステムの概略ブロック図、第２図は、
従来例を示す概略ブロック図である。 １１゛・°マスタＣＰＵシステム、１２．〜１２ｎ・・
・インタフェース、１３１〜１３ｎ・・・スレーブＣＰ
Ｕシステム、１４、〜１４ｎ・・・データ入力用メモリ
、１５１〜１５ｎ・・・データ出力用メモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１図 １１ｚ 図 ■
タ伝送方法でのシステムの概略ブロック図、第２図は、
従来例を示す概略ブロック図である。 １１゛・°マスタＣＰＵシステム、１２．〜１２ｎ・・
・インタフェース、１３１〜１３ｎ・・・スレーブＣＰ
Ｕシステム、１４、〜１４ｎ・・・データ入力用メモリ
、１５１〜１５ｎ・・・データ出力用メモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１図 １１ｚ 図 ■
Claims (1)
- マスタＣＰＵシステムと前記マスタＣＰＵシステムに接
続される複数のスレーブＣＰＵシステムとの間に、前記
マスタＣＰＵシステムから前記スレーブＣＰＵシステム
にそれぞれ伝送するデータを蓄積する第１の複数のメモ
リと、前記スレーブＣＰＵシステムから前記マスタＣＰ
Ｕシステムにそれぞれ伝送するデータを蓄積する第２の
複数のメモリとを備え、前記マスタＣＰＵシステムと前
記スレーブＣＰＵシステムとの間のデータ伝送を前記第
１及び第２のメモリを介して行うことを特徴とするマル
チＣＰＵ間データ伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21665386A JPS6371765A (ja) | 1986-09-12 | 1986-09-12 | マルチｃｐｕ間デ−タ伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21665386A JPS6371765A (ja) | 1986-09-12 | 1986-09-12 | マルチｃｐｕ間デ−タ伝送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6371765A true JPS6371765A (ja) | 1988-04-01 |
Family
ID=16691822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21665386A Pending JPS6371765A (ja) | 1986-09-12 | 1986-09-12 | マルチｃｐｕ間デ−タ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6371765A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262876A (ja) * | 1985-05-15 | 1986-11-20 | Nec Corp | マルチプロセツサシステム |
-
1986
- 1986-09-12 JP JP21665386A patent/JPS6371765A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262876A (ja) * | 1985-05-15 | 1986-11-20 | Nec Corp | マルチプロセツサシステム |
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