JPH0619754B2 - 情報処理システムおよびデータ処理方法 - Google Patents

情報処理システムおよびデータ処理方法

Info

Publication number
JPH0619754B2
JPH0619754B2 JP2318196A JP31819690A JPH0619754B2 JP H0619754 B2 JPH0619754 B2 JP H0619754B2 JP 2318196 A JP2318196 A JP 2318196A JP 31819690 A JP31819690 A JP 31819690A JP H0619754 B2 JPH0619754 B2 JP H0619754B2
Authority
JP
Japan
Prior art keywords
slave device
data bus
devices
data
master device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2318196A
Other languages
English (en)
Other versions
JPH03214343A (ja
Inventor
リチヤード・グレン・アイキル
シエルダン・バーナード・レバンステイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH03214343A publication Critical patent/JPH03214343A/ja
Publication of JPH0619754B2 publication Critical patent/JPH0619754B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、複数の処理装置及び記憶装置が共通のデータ
・バスを共用する情報処理システムに関するものであ
り、とりわけ、データ・バスを共用する装置間において
その制御を分散するための構成に関するものである。本
発明は、とりわけ、主記憶装置の複数メモリ・カードの
１つにデータ要求（指令及びアドレス情報を含む）を送
り、データが戻るのを待つプロセッサによって用いられ
る“高性能な”インターフェイスに利用するのに適して
いる。
Ｂ．従来技術及びその課題 コンピュータ・システムのアーキテクチャにおける最近
の開発は、主記憶装置のサイズの大形化、プロセッサと
主記憶装置の接続を行なうデータ・バスを共用する複数
のプロセッサ、及び、プロセッサ自体における動作速度
の上昇といった傾向を示している。こうした傾向は、全
て、プロセッサと主記憶装置の間で増加するデータ転送
の能率を向上させることを必要とする従って、インター
フェイスの設計を改良することが要求される。
こうした改良の１つには、インターフェイスに独立した
データ・バスまたはデータ・バス・セグメントを設ける
ことが含まれる。例えば、米国特許第4,375,639号（Joh
nson,Jr）には、通信バスに、並列データ・バス回線を
含むデータ・バス部分、アドレス・バス部分、及び、制
御バス部分が含まれている、同期バス・アービトレーシ
ョン構成が開示されている。同様に、米国特許第4,561,
051号（Rodman他）には、いくつかの独立したプロセッ
サによって共用される、独立したデータ、アドレス、及
び、指令経路を備えたメモリ・バスが開示されている。
複数のプロセッサを含むシステムは、プロセッサ間にお
けるバスに対するアクセスの優先順位を決定するアービ
トレーション案を有しているのが普通である。前述のJo
hnsonの特許には、指定のバスとそのバスについて見込
まれるユーザーとの間に結合される“局域”信号制御回
線と、システム内の全ユニットに接続された“共通”制
御回線との組合せによる、ユーザーの優先順位の決定が
開示されている。米国特許第4,719,622号（Whipple他）
では、中央演算処理装置、記憶装置、及び、他の装置
が、システム・バスを共用する。システム・バスの制御
は、現在そのバスを制御している装置が、バスへのアク
セスを必要とする環状連鎖に沿った次の装置にバスの制
御を移す環状連鎖構成で移行する。米国特許（Marin）
には、いくつかのプロセッサが“マスタ”プロセッサと
しての指定を共用し、さらに、普通共用されているデー
タ・バス及びアドレス・バスの制御を共用する分散化ア
ービトレーション案が開示されている。バス・アクセス
とアービトレーションのマスタ・シップは、両方とも全
てのクロック・サイクル毎に決定されるので、同案は、
全てのプロセッサの完全なパイプ・ライン化を可能なら
しめるものとみなされ、完全な（100パーセントの）バ
スの活用が可能になる。
インターフェイスの効率を増すための他のアプローチに
は、前述のRodmanの特許に開示のように、内容関連書込
みバッファとコントローラを組合わせ、読取り・修正・
書込み手順に現在含まれているプロセッサ以外のプロセ
ッサが、メモリ・バスにアクセスできるようにすること
が含まれる。米国特許第4,223,380号（Antonaccio他）
には、複数のプロセッサが通信バスを共用し、各プロセ
ッサが、該バスによる通信の解読を行ない、データを一
時的に記憶し、データを受信した旨の肯定応答を送信側
に送る通信インターフェイス・ユニットを備えている、
分散形マルチ・プロセッサ通信システムが開示されてい
る。従って、これらのタスクは、各中央演算処理装置と
は別個に処理される。
以上のアプローチによって、程度はさまざまではある
が、インターフェイス・データ送信に改良が見られた
が、重大な問題が残されたままである。高性能なインタ
ーフェイスのデータ・バスは、スケジュールに従って用
いられるのが普通であり、従って、データ転送全般を通
じて“使用中”のままである。このため、インターフェ
イスは、比較的長いメモリ・アレイのアクセス時間の間
ふさがった状態になり、複数のプロセッサがインターフ
ェイスを共用している場合、システムのボトルネックを
生じることになる。
従って、本発明の目的は、データ・バスがデータ転送に
関連したメモリ・アレイのアクセス中に、自由に他の送
信の処理を行なえるインターフェイスを提供することに
ある。
本発明のもう１つの目的は、バスを共用する複数のプロ
セッサと記憶装置の間で共用されたデータ・バスの制御
を分散し、装置の１つがバスを制御している間に、現在
制御中の装置からすぐ制御を移行できるようにする手段
を提供することにある。
本発明のもう１つの目的は、インターフェイスのオーバ
ーヘッド（すなわち、作業情報とは対照的な制御、状
況、及び、アドレス情報）が作業情報のストリームから
隠される、複数処理装置と複数記憶装置の間のインター
フェイスを提供することにある。
さらにもう１つの目的は、全ての装置の間におけるデー
タ・バス制御論理回路が、マスタ装置だけの間における
優先順位を決定するアービトレーション論理回線と組み
合わせて用いられ、メモリ・アレイのアドレス発生機能
が記憶装置に存在する。マスタ装置として構成された１
組の処理装置とスレーブ装置として構成された１組の記
憶装置の間におけるインターフェイスを提供することに
ある。
Ｃ．発明の概要及び解決課題 以上の目的及びその他の目的を達成するため、ビット・
コード化作業情報の送受信を行なう複数の装置を備えた
情報処理システムが提供される。該システムは、少なく
とも１つのマスタ装置を含む第１組の装置と、少なくと
も１つのスレーブ装置を含む第２組の装置と、第１組の
装置と第２組の装置の間におけるインターフェイスから
構成される。
該インターフェイスには、第１組の装置と第２組の装置
の間で作業情報の送信を行なう装置によって共用される
第１のデータ・バスが含まれている。各装置は、送信の
１つにおいて第１のデータ・バスに作業情報を送り出す
場合、第１のデータ・バスだけを制御する。
該インターフェイスには、さらに、第１組と第２組の装
置に接続されて、現在第１のデータ・バスを制御してい
る装置の１つから他の装置にデータ・バス保持信号を送
り、現在制御中の装置が送信の１つを完了するまで、別
の装置が第１のデータ・バスを制御しないようにする両
方向信号伝送手段が含まれている。該インターフェイス
には、さらに、第１組と第２組の装置に接続された選択
手段が含まれている。選択手段は、それぞれ、マスタ装
置の選択された１つからスレーブ装置の選択された１つ
への制御信号の送信を可能にし、これによって、現在制
御中の装置がその送信を完了した後、第１のデータ・バ
スの制御を装置の１つに転送することが可能になる。制
御信号には、データ・バス保持信号の終了後に第１のデ
ータ・バスの制御を移し、選択されたマスタ装置が第１
のデータ・バスを介して作業情報を選択されたスレーブ
装置に送れるようにする働きをする第１の制御信号と、
選択されたスレーブ装置から選択されたマスタ装置への
後続の送信に関する作業情報を選択されたスレーブ装置
が一時的に保持できるようにする第２の制御信号と、デ
ータ・バス保持信号の終了後、選択されたマスタ装置を
介して第１のデータ・バスの制御を選択されたスレーブ
装置に移し、前に一時的に保持された作業情報が選択さ
れたマスタ装置に送られるようにする働きをする第３の
制御信号が含まれている。
望ましいネットーワクの場合、第１組の装置には、その
いくつかがプロセッサである複数のマスタ装置が含ま
れ、一方、第２組の装置には、そのいくつかがメモリ・
カードである複数のスレーブ装置が含まれる。該システ
ムは、マスタ装置の間だけで、制御信号を発生する優先
順位、すなわち、第１のデータ・バスにアクセスする優
先順位を決める働きをするアービトレーション案を含ん
でいることが望ましい。これに関して、明らかに、本発
明はアービトレーション案ではなく、アービトレーショ
ン案と組み合わせて利用し、より有効に共用データ・バ
スを用いれるようにするのに適したものである。従っ
て、アービトレーション案は、いずれにせよ、当該技術
における慣例に従って、各マスタ装置内のアービトレー
ション論理回路、または、マスタ装置の全てに接続され
た単一のアービタを含めることが可能である。
第１のデータ・バスに加え、該システムは、第２のデー
タ・バスを用いて、指令及びアドレス情報を送り、第３
のデータ・バスを用いて、指令を受信した旨の肯定応答
及び他の状況情報を送る点が有利である。バスは全ての
装置に接続されており、並列に働く。
特定の望ましいアプローチの場合、データ・バス保持信
号は、全ての装置に接続された単線の許可トークンによ
って伝送され、選択手段には、複数の選択トークンが含
まれている。選択トークンのそれぞれは、第１と第２の
制御信号を送る指令活回線、第３の制御信号を送る戻り
データ回線、その関連したスレーブ装置から全てのマス
タ装置に、そのバッファがふさがっている旨の表示を送
るバッファ満杯回線から構成されている。これらのため
に各選択トークンは、スレーブ装置の関連するものだけ
と、マスタ装置の全てに接続されている。
本発明によれば、装置間における制御の転送は、２つの
タイプの指令、すなわち、マスタ装置からスレーブ装置
への作業情報の転送に関する記憶指令とスレーブ装置か
らマスタ装置へのデータ転送に関する取出し指令に関連
したプロトコルに従う。選択されたマスタ装置が記憶指
令を選択されたスレーブ装置に送る場合には、同時に、
第１の制御信号を送る。作業データは、次のクロック・
サイクルにおいて作業データ・バスでマスタ装置からス
レーブ装置に転送される。
取出し操作には、３つのステージが含まれており、最初
のステージでは、取出し指令が第２のデータ・バスを介
して選択されたマスタ装置から選択されたスレーブ装置
へ送られ、同時に、第１の制御信号が選択されたスレー
ブ装置に送られる。第２のステージでは、スレーブ装置
が、要求されたデータを求めてメモリ・アレイにアクセ
スする。最後のステージでは、戻りデータ回線を介して
マスタ装置からスレーブ装置に送られる第３の制御信号
に応答し、スレーブ装置は、第１のデータ・バスを制御
して、要求された作業情報をマスタ装置に送る。各メモ
リ・カードには、プロセッサの制御とは別個にアクセス
要求の処理を行なうのに十分な論理回路が含まれてお
り、従って、取出し操作の第２ステージにおいて、第１
のデータ・バスが解放され、取出し操作と無関係なデー
タ処理が行なわれる。
本発明によって構成される情報処理システムは、共用イ
ンターフェイスの高能率化に役立ついくつかの特徴を提
供する。まず、全て、作業データ・バスを支援する、選
択及び許可トークン、指令／アドレス・バス及び通信バ
スを用いることによって、作業データ・ストリームから
インターフェイス・オーバヘッドが有効に隠され、デー
タ・バスを100パーセントに活用して、データ・バス転
送速度を最高にする可能性が得られることになる。許可
及び選択トークンは、全ての装置の間で作業データ・バ
スの制御を分散し、その利用前に、このバスの制御を移
行する。メモリ・アレイのアドレス発生を含む所定の単
純なデータ操作が、プロセッサからメモリ・カードに移
行する。これには、メモリ・カードを制御する高レベル
の指令セットが必要になる。独立した指令／アドレス・
バスは、２つの独特な対をなす装置の間における指令及
び作業データの並列送信を可能にする。メモリ・カード
に対する記憶制御機能及び単純な操作のオフ・ローディ
ングによって、主記憶装置に対する単サイクルの記憶が
可能になり、さらに、メモリ・カードがその記憶を完了
する間に、インターフェイスを後続の転送に利用できる
ようになる。最後に、インターフェイス・プロトコル
は、指令がオーバラップするのを可能にし、取出しの第
２ステージにおいて他の転送に対して作業データ・バス
を解放する。
以上の特徴によって、作業データ・バスのほぼ100パー
セントに近い利用が容易に行なえるようになり、インタ
ーフェイスの効率が最高になる。また、同じシステムに
異なるタイプのスレーブ装置を利用できるよになるの
で、フレキシビリティが助長される。データの戻りが要
求される場合には、低速で動作するスレーブ装置がイン
ターフェイスをより長く保持するだけですむ。インター
フェイスに必要な唯一の条件は、全てのメモリ・カード
が同じ同期サイクル時間を有し、バス論理回路、すなわ
ち、ドライバー及び受信装置に適合するテクノロジーを
用いなければならないということである。デュアル・ト
ークン通過案によって、主記憶装置に対する単一データ
経路を共用する複数プロセッサ及びＩ／Ｏ装置を扱うイ
ンターフェイスの効率が大幅に向上し、この結果、シス
テムの総合性能が大幅に高められることになる。
Ｄ．実施例 ここで図面を参照すると、第１図には、１組のマスタ装
置、１組のスレーブ装置、及び、これらそれぞれの組の
間におけるインターフェイス18を含む情報処理システム
16が示されている。マスタ装置の組には、複数の主プロ
セッサ20が含まれている。スレーブ装置の組には、複数
のメモリ・カード22を含む主記憶装置が含まれている。
スレーブ装置には、さらに、例えば、Ｉ／Ｏ装置、ベク
トル・プロセッサ、補助プロセッサ等が考えられる補助
スレーブ装置24も含まれている。システム16のようなシ
ステムには、複数の補助スレーブ装置を含めることもで
きるし、あるいは、代替案として、こうした装置は含ま
ないようにすることもできる。いずれにせよ、該システ
ムには、少なくとも１つのマスタ装置と、少なくとも１
つのスレーブ装置が含まれる。
第２図には、システム16がさらに詳細に示されている。
マスタ装置の組には、“Ｎ”個のプロセッサが含まれて
おり、第１と第２のプロセッサが、それぞれ、26及び28
で示されている。プロセッサ26には、アービトレーショ
ン論理回路30が含まれており、プロセッサ28には、ほぼ
同一のアービトレーション論理回路32が含まれている。
残りのプロセッサにも、同様に、アービトレーション論
理回路が含まれている。各プロセッサは、二地点間式
に、すなわち、複数回線によって残りのプロセッサの全
てに接続されている。１組のこうした回線は、各プロセ
ッサにおけるアービトレーション論理回路要素を他の各
プロセッサにおける対応する回路要素にリンクしてい
る。これらの回線は、第１のプロセッサに関して２−Ｎ
で表示され、第２のプロセッサに関して１及び３−Ｎで
表示されている。各プロセッサには、さらに、それぞ
れ、プロセッサ26及び28と関連して34及び36で表示され
たプロセッサとスレーブ装置の間でインターフェイス18
の制御を分散するのに用いられるインターフェイス制御
論理回路が含まれている。
処理装置は、“Ｘ”個のスレーブ装置とインターフェイ
ス18を共用しており、そのうちの４つが、38、40、42、及
び、44で示されている。スレーブ装置38には、インター
フェイス制御論理回路要素46が含まれており、スレーブ
装置40〜44には、48、50、及び、52で表示されたほぼ同
一のインターフェイス制御論理回路要素が含まれてい
る。スレーブ装置38には、さらに、ビット・コード化デ
ータを記憶する、54で表示されたメモリ・アレイと、イ
ンターフェイス18から受信した作業データを中間記憶
し、メモリ・アレイから検索されたデータを送信のため
ロードするバッファ56が含まれている。同様のメモリ・
アレイ58、60、及び、62と、バッファ64、66、及び、68
は、それぞれ、スレーブ装置40、42、及び、44の一部で
ある。
インターフェイス18は、全てのマスタ装置と全てのスレ
ーブ装置によって共用され、通常は、マスタ装置内にお
ける操作、あるいは、スレーブ装置内における記憶のた
め、個々のマスタ装置とスレーブ装置の間で作業情報の
通信を行なう。インターフェイスは、さらに、その全て
が作業情報の処理に関連している、制御、アドレス、及
び、状況情報の送信にも利用できる。
インターフェイス18には、データ送信のための３つのバ
ス、すなわち、作業情報を送信するためのデータ・バス
70、記憶及び取出し指令、アドレス情報、及び、必要な
データ・バイト数を送信するための指令／アドレス・バ
ス72、及び、状況情報を送信するための通信バス74が含
まれている。
インターフェイス18には、さらに、マスタ装置とスレー
ブ装置の間でインターフェイスの制御を移行するための
一連の回線が含まれている。これらには、全ての装置に
よって共用される単一回線である許可トークン76と、そ
れぞれ、スレーブ装置の１つと固有の関連性を有し、マ
スタ装置の全てに接続された一連の“Ｘ”個の選択トー
クンが含まれている。スレーブ装置38に接続された選択
トークンが詳細に示されており、これによって、選択ト
ークンが３つの回線、すなわち、指令活回線78、戻りデ
ータ回線80、及び、バッファ満杯すなわちバッファ占有
回線82から成ることが明らかである。
選択トークンを構成するインターフェイス回線は、マス
タ装置とスレーブ装置の間でデータ・バス制御信号の送
信を行ない、これらの装置間でデータ・バス70の制御が
移行するようにする。許可トークン76は、マスタ装置と
スレーブ装置のそれぞれに接続された、両方向送信のた
めの単一回線である。すなわち、マスタ装置とスレーブ
装置のそれぞれが、許可トークンを駆動するか、あるい
は、許可トークンから信号を受信する。
ある装置がデータ・バス70を介して別の装置に作業情報
を送っている間、その装置は、他の全ての装置を排除し
て、データ・バスの制御を行なう。便宜上、“現在制御
中の”装置と呼ばれるこの装置は、許可トークン76を介
して他の装置にデータ・バス保持信号を送ることによっ
て、バス70の制御を維持する。すなわち、許可トークン
76は、選択トークンがデータ・バスの制御を他の装置の
１つに移せるようにするためには、活動状態でなければ
ならない。従って、現在制御中の装置は、許可トークン
を非活動化し、非活動状態に保つことによって、制御を
維持する。しかし、現在制御中の装置がその動作、すな
わち、作業データの送信の最終サイクルに達すると、こ
の装置は、許可トークンを活動化する。これは、例え
ば、許可トークンに対する信号の論理レベルを“０”か
ら“１”に変えることによって行なわれる。許可トーク
ン76の活動化は、全ての装置にとって、現在制御中の装
置がその動作の最終サイクルにあり、後続のサイクルの
ためにインターフェイスが解放されることを表わす信号
になる。現在の動作の最終サイクルにおいて、選択トー
クンが、データ・バス70の制御を次の装置に移行するの
で、次の装置は、現在の送信の完了直後に、データをデ
ータ・バス70に送り出すことができる。
選択トークンのそれぞれを構成する個々の回線は、単一
方向にデータ・バス制御信号を送る。例えば、スレーブ
装置38に関連した選択トークンを考慮して、記憶指令の
ための指令活回線78は、マスタ装置のいずれかからの
“指令活動中”信号をスレーブ装置38に送り、マスタ装
置の選択された１つが、次の動作のためデータ・バスの
制御を許可されたことを知らせる。戻りデータ回線80
は、また、マスタ装置のいずれかからの制御信号をスレ
ーブ装置38に送るが、この場合は、データ・バス70の制
御が選択されたマスタ装置からスレーブ装置38に移行中
であり、データがデータ・バスを介して選択されたマス
タ装置に送られることを表わしている。バッファ占有回
線82も単向性であるが、スレーブ装置38からのバッファ
満杯信号を全てのマスタ装置に送る。この信号は、バッ
ファ56が占有されているため、一般に、スレーブ装置38
は、マスタ装置からの指令を受けず、マスタ装置からデ
ータを受信して、記憶するか、あるいは、選択されたマ
スタ装置への後続の送信に備えて、アレイ54からデータ
を検索して、そのバッファへ納めることになるというこ
とを表わしている。
残りの選択トークンは、ほぼ同一である。一般に、各指
令活回線は、選択されたマスタ装置から選択トークンと
固有の関連性を有するスレーブ装置へ駆動される。各戻
りデータ回線は、同様に、選択されたマスタ装置から固
有のスレーブ装置に駆動され、スレーブ装置に対し、後
続のサイクル時に、前に要求されたデータを選択された
マスタ装置へ送るように命令する。指令活回線及び戻り
データ回線を介して送られるデータ・バス制御信号が有
効になるのは、もちろん、許可トークンが活動状態の場
合に限られる。許可トークンが現在制御中の装置によっ
て非活動状態に保持されている場合、こうした信号は、
無視されるので、許可トークンが活動中に送り出された
場合に有効になるように、選択されたマスタ装置によっ
て再度送り出されなければならない。各バッファ満杯回
線は、その固有の関連性を有するスレーブ装置から全て
のマスタ装置に対して駆動される。この回線が活動状態
にある場合、関連スレーブは、他の回線の状態とは関係
なく、指令を受けつけない。
データ・バス70は、両方向性である。該バスは、作業情
報に対する排他的ダクトであり、作業情報だけしか送ら
ない。マスタ装置とスレーブ装置は、全て、送信のため
バス70に接続されており、従って、各装置は、データ・
バス70を制御して、作業情報を送信する場合に、データ
・バス70を駆動することが可能であり、さらに、もう１
つの装置から送られる作業情報を受信することが可能で
ある。このバスの容量は、特定のシステムの要求に適合
するように変更することができるが、データ・バス70
は、８バイトまでのデータを並列に送信することができ
るのが望ましい。
指令／アドレス・バス72は、選択されたマスタ装置から
選択されたスレーブ装置に情報を送信する。情報には、
指令（すなわち、記憶または取出し）、データが配置さ
れている、または、データを記憶すべき、バイトのアラ
イメントがとられた開始アドレス、及び、必要なバイト
数に関したアドレス、及び、必要なバイト数に関したア
ドレスの長さが含まれている。スレーブ装置は、この情
報を受信するが、送信はしない。マスタ装置と指令／ア
ドレス・バス72との両方向性接続によって、各マスタ装
置は、指令及びアドレス情報をバス72に送る際、他のマ
スタに対しアクセスの長さ及びアドレスに関する情報を
与えることが可能である。
通信バス74は、全てのマスタ装置及びスレーブ装置に共
通しており、データ・バス70及び指令／アドレス・バス
72と並列に機能する。通信バスは、スレーブ装置からマ
スタ装置へ駆動され、マスタ装置とスレーブ装置との間
に、インターフェイスに知能を付加する通信リンクを形
成する。通信バス74は、３つのプロトコルに従って、情
報を転送する働きをし、現在のプロトコルは、前のサイ
クルで送り出されたデータ・バス制御信号、及び、現在
のサイクルの許可トークンによって決まる。
第１のプロトコルに従って、データ・バス70を制御し
て、作業情報をマスタ装置の１つに送るスレーブ装置
が、同時に、状況情報を該マスタ装置に送る。状況情報
は、同時に送られる作業情報に関連しており、良い、悪
い、また、補正されたものとして作業情報の識別を行な
う。このプロトコルは、スレーブ装置が、データを戻す
ためにインターフェイス（すなわち、データ・バス70）
を制御し、現在許可トークン76を活動化している場合に
有効である。
第２のプロトコルに従って、選択されたスレーブ装置
は、マスタ装置に対して、サービスが必要であること、
すなわち、内部エラー、トラップ状態等にさらされてい
ることを知らせる。このプロトコルは、スレーブ装置が
データを戻すためにインターフェイス18を制御するが、
許可トークンを活動状態にしておらず、スレーブ装置が
まだインターフェイスの制御を戻していないことが表示
される場合に有効である。
第３のプロトコルは、任意選択されるものであり、スレ
ーブ装置が、プロセッサまたは他のマスタ装置に対し、
前のクロック・サイクル時にマスタ装置によって送られ
た指令を受信していることを、あるいは、受信していな
いことを（例えば、カードが使用中）知らせるのに、用
いられる。さらに、このプロトコルに従って、スレーブ
装置は、サービスが必要である旨のメッセージを送るこ
とができる。このプロトコルは、関連する指令活回線及
び許可トークンが活動化した後のサイクルにおいて、有
効になる。
マスタ装置とスレーブ装置の間における転送は、マスタ
装置からのデータがスレーブ装置に送られて、記憶され
ることになる記憶操作と、スレーブ装置の１つに記憶さ
れているデータがそのデータを要求するマスタ装置に送
られる取出し操作のいずれかである。記憶及び取出し操
作は、インターフェイス18の２つのプロトコル、すなわ
ち、指令転送に関するプロトコルと戻りデータの転送に
関するプロトコルに従って実施される。
第３図には、指令転送プロトコルが示されているが、こ
れは、記憶操作、または、取出し操作の最初のステージ
に適用することができる。指令転送の最初のクロック・
サイクルにおいて、選択されたマスタ装置が指令活回線
及び許可トークンを活動化させ、同時に、指令／アドレ
ス・バス72を介して選択されたスレーブ装置に指令を送
る。指令が記憶操作の一部であれば、後続する次のクロ
ック・サイクルにおいて、作業情報がデータ・バス70を
介してマスタ装置からスレーブ装置へ送られる。さら
に、任意選択の肯定応答プロトコルが用いられる場合に
は、スレーブ装置は、記憶指令を受信した旨の肯定応答
を通信バス74を介してマスタ装置に送る。
第４図の戻りデータ転送プロトコルに従って、選択され
たマスタ装置は、選択されたスレーブ装置に関連した戻
りデータ回線に加え、許可トークン76が他のスレーブ装
置によって制御中でない限り、許可トークンも活動化す
る。許可トークンの制御は、スレーブ装置に転送され
る。スレーブ装置は、許可トークンを活動状態に保ち、
データ・バス70を介して要求されたデータをマスタ装置
に送り、同時に、通信バスを介して関連する状況情報を
マスタ装置に転送する。
各記憶操作には、指令転送を伴い、必要な指令は、記憶
指令である。取出し操作は、３つのステージで実施され
る。まず、指令転送プロトコルに従って、取出し指令が
マスタ装置からスレーブ装置に送られるが、第３図と異
なるのは、後続する次のクロック・サイクル時に、イン
ターフェイスを介したデータ転送が行なわれないという
点である。取出し操作の第２ステージにおいて、スレー
ブ装置は、取出し指令に応答して、メモリ・アレイから
要求されたデータの検索を行ない、検索したデータをそ
のバッファに転送する。第３ステージにおいて、前に一
時的に保持されたデータが、マスタ装置による関連する
戻りデータ回線の活動化と、それに伴うバス制御のスレ
ーブ装置への移行に応答し、マスタ装置へ送られる。
第３図及び第４図に関連して分るように、記憶指令を送
り出し、指令活回線を活動化させる特定のマスタ装置、
または、戻りデータ回線を活動化させるもう１つのマス
タ装置は、それ自体、本発明とは密接な関係のないアー
ビトレーション案に従って選択されるが、その選択は、
当該技術の熟練者に周知のいくつかあるアービトレーシ
ョン案から行なわれ、本発明と連係して利用される。
本発明の顕著な特徴は、主としてデータ・バス70がより
有効に用いられることによって、インターフェイスの効
率が増すことにある。第５図には、15クロック・サイク
ルにわたる一連の指令及び戻りデータの転送が示されて
いるが、この場合、最初のクロック・サイクルの後、デ
ータ・バス70は、100％利用されることになる。そのタ
イミング図には、インターフェイスを介して互いに接続
された、マスタ装置26及び29とスレーブ装置38、40、42及
び、44との間における送信が示されている。これに留意
して、次に、各サイクル毎の説明を行なうことにする： １．マスタ装置26が、バス72を介してスレーブ装置38に
記憶指令を送る。マスタ装置26が許可トークン76を制御
する。
２．マスタ装置28が、記憶指令をスレーブ装置40に送
り、許可トークンの制御を行なう。マスタ装置26が、デ
ータ・バス70を介してスレーブ装置38に作業情報を送
る。
３．マスタ装置26が、バス70を介してスレーブ装置38に
取出し指令を出し、関連する指令活回線を活動状態にす
る。マスタ装置26が再び許可トークンを制御する。スレ
ーブ装置40が、マスタ装置28からのデータを受け始め
る。
４．スレーブ装置38が、サイクル３における取出し指令
に応答して、そのバッファにデータをロードし、マスタ
装置に対しバッファ満杯信号を送る。スレーブ装置40
は、引続き、マスタ装置28からデータを受信する。
５．サイクル４を続行する。
６．マスタ装置26が、スレーブ装置38に関連した戻りデ
ータ・ラインを活動化する。同時に、マスタ装置26が、
取出し指令をスレーブ装置40に対して送り出す。スレー
ブ装置40が、マスタ装置28からのデータの受信を完了す
る。
７．マスタ装置28が、スレーブ装置42に対して記憶指令
を送り出し、対応する指令活回線を活動状態にする。ス
レーブ装置40が、前のサイクルで受信した取出し指令の
ため、バッファ占有信号を送り出す。戻りデータ回線
は、サイクル６において活動状態になっているので、許
可トークンの制御は、マスタ装置26からスレーブ装置38
に移される。このスレーブ装置は、やはり、データ・バ
ス70を制御して、マスタ装置26に作業情報を送り、通信
バスを制御して、同時に、状況情報も送る。
８．スレーブ装置42が、マスタ装置28からのデータの受
信を始める。
９．マスタ装置28が、スレーブ装置40の戻りデータ回線
を活動状態にする。マスタ状態28は、スレーブ装置42が
マスタ装置28からのデータの受信を完了すると、許可ト
ークンを制御する。
10．マスタ装置28は、データがさらに戻されているの
で、スレーブ装置40の戻りデータ回線を新たなサイクル
について活動状態に維持する。スレーブ装置40は、許可
トークンを制御する。マスタ装置26が、スレーブ装置42
に対して取出し指令を送り出す。
11．マスタ装置26が、スレーブ装置44に対して記憶指令
を送り出し、適合する指令活回線を活動状態にする。ス
レーブ装置40は、マスタ装置28に対する作業データ及び
状況情報の送信を完了する。
12．スレーブ装置44は、マスタ装置26からのデータの受
信を開始する。
13．マスタ装置26は、スレーブ装置42の戻りデータ回線
を活動状態にし、許可トークンを制御する。スレーブ装
置44が、マスタ装置26からのデータの受信を完了する。
14．マスタ装置26は、引続き、スレーブ装置42のデータ
戻り回線を活動状態にして、許可トークンの制御をスレ
ーブ装置42に送り、その結果、このスレーブ装置は、作
業情報及び状況情報のマスタ装置26に対する送信を完了
する。
16．スレーブ装置42が、許可トークン76を活動状態に
し、作業情報及び状況情報の転送を完了する。
第６図には、第５図に示すものと同様であるが、肯定応
答プロトコルが任意選択になっている、定時シーケンス
の操作が示されている。従って、通信バス74は、状況情
報を転送するだけでなく、指令を受信した旨の肯定応答
をスレーブ装置からマスタ装置に転送する。クロック・
サイクル２及び３において、スレーブ装置38及び40は、
それぞれ、マスタ装置26及び28に対して“記憶指令を受
信した”旨の肯定応答を行なう。クロック・サイクル４
において、スレーブ装置38は、マスタ装置26に対して、
前のサイクルで送り出された取出し指令を受信した旨の
肯定応答を行なう。
第５図との比較から明らかなように、肯定応答プロトコ
ルによって、インターフェイスの効率が少し低下する。
指令肯定応答により、指令バス72は、指令の送信が可能
になる前に、データ・バス70に関する自由なサイクルが
利用できるようになるのを待つ。これは、通信バス74が
必ずこのプロトコルに従ってデータ・バスと結びつくこ
とになり、従って、データの状況は、作業データと同時
に戻されるためである。とりわけ、肯定応答を伴わず
に、サイクル６で生じるマスタ装置26からスレーブ装置
40への取出し指令は（第５図）、第６図の場合、クロッ
ク・サイクル７まで生じない。状況情報が、クロック・
サイクル７において既にスレーブ装置38によって送られ
る場合、このサイクルでは、通信バスは、サイクル６で
受信した指令に関する肯定応答の送信に利用することが
できない。
こうした肯定応答がなければ、記憶指令以外の転送は、
データ・バスのトラフィックに関係なく、指令バスにお
いて行なわれる。指令は、許可トークンが活動状態にあ
り、バッファ満杯回線が非活動状態にある場合には、受
けいれられるものと仮定する。関連する特定のメモリ・
カードまたは他のスレーブ装置は、次に、通信バスを制
御することになるまで、エラー・メッセージでプロセッ
サに応答することはできない。従って、肯定応答プロト
コルの利点は、性能が少し低下するが、エラーの検出が
より早くなるということである。
第７図のタイミング図には、スレーブ装置の１つが、選
択されたマスタ装置に対してデータを戻す、または、送
ることができるようになっているが、おそらく、メモリ
・カード・データ・アレイからのデータ検索がまだすん
でいないために、データを戻すことができない状況が示
されている。この場合、関連する戻りデータ回線が作動
すると、前述のように、データ・バス70の制御が選択さ
れたマスタ装置から選択されたスレーブ装置に移行す
る。スレーブ装置は、要求されたデータを送信できるよ
うになるまで、許可トークンの制御を維持して、許可回
線を非活動状態に保つだけである。第７図には、マスタ
装置26及びスレーブ装置38に関連してこの事象のシーケ
ンスが示されている。クロック・サイクル６において、
対応する戻りデータ・ラインが活動状態になる。サイク
ル７〜９において許可トークンを制御するスレーブ38
が、通信バス74と関連して上述の３つのプロトコルのう
ち第２のプロトコルに従って、適合する信号の送信を行
なう。スレーブ装置38がデータ・バス70を制御している
が、許可トークンを活動状態にしていないので、このプ
ロトコルは有効である。クロック・サイクル９におい
て、スレーブ装置38は、許可トークンを活動状態にし、
データ・バス70を介してマスタ装置26に要求された作業
情報を転送する。スレーブ装置38が許可トークンを制御
している間、マスタ装置28は、データをスレーブ装置42
に転送するための制御を行なうことができない。従っ
て、ますた装置28は、記憶指令を引続き送り出し、スレ
ーブ装置38が許可トークンを活動状態にして、マスタ装
置28からスレーブ装置42への指令と、スレーブ装置38か
らマスタ装置26へのデータ転送の両方を完了させるま
で、サイクル６〜９において、関連する指令活回線を活
動状態に維持する。
Ｅ．発明の効果 従って、本発明によれば、複数プロセッサとＩ／Ｏ装置
が主記憶装置に対する同じデータ・バスを共用すること
ができ、システムの総合性能は、データ・バスの有効利
用によって大幅に高められる。マスタ装置として構成さ
れた装置は、アービトレーションとバス共用論理の両方
を必要とするが、スレーブ装置は、全てのマスタ装置と
スレーブ装置の間で、データ・バスの制御を分散するた
めのバス共用論理を必要とするだけである。現在の送信
中における次のインターフェイス・コントローラのイン
ターフェイス・プロトコルの選択に関して、付加指令／
アドレス・バス及び通信バスをデータ・バスと並列に用
いることによって、作業データ・バスの利用が大幅に改
善される。マスタ・プロセッサからスレーブ・メモリ・
カードへの所定の論理機能の移行、及び、取出し操作の
１つのステージにおいて関連のない転送のためにバスを
解放するデータ取出しプロトコルによって、バスの活用
がさらに改善されることになる。
【図面の簡単な説明】
第１図は、本発明に従って構成された情報処理システム
の概略図である。 第２図は、マスタ装置とスレーブ装置の間におけるイン
ターフェイスの特徴を示すシステムのより詳細な概略図
である。 第３図は、データ記憶の転送に関するインターフェイス
のプロトコルを表わしたタイミング図である。 第４図は、戻りデータの転送に関するインターフェイス
のプロトコルを表わしたタイムング図である。 第５図は、インターフェイス・プロトコルによる記憶及
びデータ取出し操作のシーケンスを表わしたタイミング
図である。 第６図は、第５図のものと同様であるが、第３図に示す
プロトコルの肯定応答の特徴を含んだシーケンスを表わ
すタイミング図である。 第７図は、第５図のものと同様であるが、システムのメ
モリ・カードが占有された場合のシーケンスを表わすタ
イミング図である。 16……情報処理システム 18……インターフェイス 20……主プロセッサ、22……メモリ・カード 24……補助スレーブ装置、26……第１のプロセッサ 28……第２のプロセッサ 30、32……アービトレーション論理回路 34、36……インターフェイス制御論理回路 38、40、42、44……スレーブ装置 46、48、50、52……インターフェイス制御論理回路要素 54……メモリ・アレイ、56……バッファ 58、60、62……メモリ・アレイ 64、66、68……バッファ、70……データ・バス 72……指令／アドレス・バス 74……通信バス、76……許可トークン 78……指令活回線、80……戻りデータ回線 82……バッファ占有回線

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つのマスタ装置を含む第１組
    の装置と、少なくとも１つのスレーブ装置を含む第２組
    の装置と、第１組の装置と第２組の装置の間のインター
    フェイスから成る、ビット・コード化作業情報の送受信
    を行なう複数の装置を具備しており、該インターフェイ
    スが、 （ａ）各装置が、送信時、第１のデータ・バスに作業情
    報を送り出す場合には、第１のデータ・バスだけを制御
    する。第１組の装置と第２組の装置の間で作業情報の送
    信を行なう前記複数の装置によって共用される第１のデ
    ータ・バスと、 （ｂ）第１組と第２組の装置に接続され、現在第１のデ
    ータ・バスを制御中の装置の１つから他の前記装置へデ
    ータ・バス保持信号を送信し、それによって、現在制御
    中の装置が前記送信の１つを完了するまで、別の装置が
    第１のデータ・バスに制御を加えるのを阻止する両方向
    信号伝送手段と、 （ｃ）第１組と第２組の装置に接続され、それぞれ、マ
    スタ装置のうち選択された１つからスレーブ装置のうち
    選択された１つへ制御信号を送り、それによって、前記
    現在制御中の装置が前記送信の１つを完了後、第１のデ
    ータ・バスの制御を該装置の１つに移行する選択手段と
    を備えていることと、前記制御信号が、 データ・バス保持信号の終了後に、第１のデータ・バス
    の制御を移行可能にする働きをし、選択されたマスタ装
    置が第１のデータ・バスを介して選択されたスレーブ装
    置に作業情報を送ることを可能ならしめる第１の制御信
    号と、選択されたスレーブ装置が、選択されたスレーブ
    装置から選択されたマスタ装置への後続の送信に関する
    作業情報を一時的に保持できるようにする第２の制御信
    号と、データ・バス保持信号の終了後に、選択されたマ
    スタ装置を介して第１のデータ・バスの制御を選択され
    たスレーブ装置に移す働きをし、前に一時的に保持され
    た作業情報が選択されたマスタ装置に送られるようにす
    る第３の制御信号からなることと、 を特徴とする、情報処理システム。
  2. 【請求項２】前記選択手段に、選択されたスレーブ装置
    から前記第１組の装置に対し、選択されたスレーブ装置
    のバッファがふさがっていることを示すバッファ満杯信
    号を送信し、選択されたスレーブ装置が第１と第２の制
    御信号のどちらも受信することがないようにする手段が
    さらに含まれることを特徴とする、 請求項１に記載の情報処理システム。
  3. 【請求項３】前記インターフェイスに、複数の装置によ
    って共用されて、第１のデータ・バスと並列に働き、ビ
    ットコード化制御及びアドレス情報を送る第２のデータ
    ・バスがさらに含まれることを特徴とする、 請求項１に記載の情報処理システム
  4. 【請求項４】前記選択手段に、第１と第２の制御信号を
    送信するための第１の送信手段と、第３の制御信号を送
    信するための第２の送信手段とが含まれることを特徴と
    する、 請求項３に記載の情報処理システム。
  5. 【請求項５】前記第１組の装置に、複数のマスタ装置が
    含まれており、少なくともそのいくつかは、プロセッサ
    であることと、第２組の装置に、複数のスレーブ装置が
    含まれており、少なくともそのいくつかは、メモリ・カ
    ードであることと、 を特徴とする、請求項３に記載の情報処理システム。
  6. 【請求項６】前記信号伝送手段が、前記複数の装置に共
    通した接続を施された単線の許可トークンからなくこと
    を特徴とする、 請求項５に記載の情報処理システム
  7. 【請求項７】前記選択手段が、それぞれ、スレーブ装置
    の１つに固有で、その関連スレーブ装置と全てのマスタ
    装置の間に接続される、複数の選択トークンからなるこ
    とを特徴とする、 請求項６に記載の情報処理システム。
  8. 【請求項８】選択トークンのそれぞれには、第１と第２
    の制御信号を送信する指令活回線と、第３の制御信号を
    送信する戻りデータ回線が含まれていることを特徴とす
    る、 請求項７に記載の情報処理システム。
  9. 【請求項９】選択トークンのそれぞれに、関連スレーブ
    装置からマスタ装置のそれぞれに、関連スレーブ装置の
    バッファがふさがっていることを表わした信号を送り、
    選択されたスレーブ装置がマスタ装置から第１の指令ま
    たは第２の指令を受けることがないようにするバッファ
    満杯回線が含まれていることを特徴とする、 請求項８に記載の情報処理システム。
  10. 【請求項１０】前記選択トークンのそれぞれが、指令活
    回線の１つ、戻りデータ回線の１つ、及び、バッファ占
    有回線の１つから構成されることを特徴とする、 請求項９に記載の情報処理システム。
  11. 【請求項１１】マスタ装置、スレーブ装置、及び、イン
    ターフェイスが所定のクロック・サイクルで動作するこ
    とと、第１の制御信号が選択されたマスタ装置によって
    発生し、前記クロック・サイクルの指定の１つにおい
    て、関連する指令活回線を介して選択されたスレーブ装
    置に送られることと、宛先アドレス情報を含む記憶指令
    が選択されたマスタ装置によって発生し、指定のサイク
    ル時に、第２のデータ・バスを介して選択されたスレー
    ブ装置に送られることと、指定のクロック・サイクルに
    続く次のクロック・サイクル時に、作業情報が第１のデ
    ータ・バスを介し選択されたマスタ装置から選択された
    スレーブ装置へ送られる。ことを特徴とする、請求項８
    に記載の情報処理システム。
  12. 【請求項１２】前記第２と第３の制御信号が、第２の制
    御信号が選択されたマスタ装置によって発生し、関連指
    令活回線を介して選択されたスレーブ装置に送られる、
    また、選択されたマスタ装置が、アドレス情報を含む取
    出し指令を第２のデータ・バスを介して前記選択された
    スレーブ装置に対して送り出す第１のステージと、スレ
    ーブ装置が、第２の制御信号に応答し、選択された作業
    情報を一時的に保持する第２のステージと、選択された
    スレーブ装置が、選択されたマスタ装置からの第３の制
    御信号の受信に応答し、関連戻りデータ回線を介して一
    時的に保持された作業情報を選択されたマスタ装置に送
    る第３のステージからなる、データ取出しシーケンスの
    ３つの連続したステージにおいて生じる部分を構成して
    いることを特徴とする、 請求項11に記載の情報処理システム。
  13. 【請求項１３】前記第１と第２のデータ・バスは、前記
    第２のステージにおいて、前記データ取出しシーケンス
    に含まれる情報以外の情報を送るのに利用することがで
    きるということを特徴とする、 請求項12に記載の情報処理システム。
  14. 【請求項１４】前記複数の装置によって共用され、第１
    と第２のデータ・バスと並列に働いて、第２組の装置か
    ら第１組の装置ヘビット・コード化状況情報を送る第３
    のデータ・バスがさらに含まれることを特徴とする、 請求項３に記載のデータ処理システム。
  15. 【請求項１５】前記状況情報は、選択されたスレーブ装
    置による第１のデータ・バスの制御時に、選択されたス
    レーブ装置から選択されたマスタ装置に送られる作業情
    報に対応するということと、前記選択されたスレーブ装
    置は、また、第３のデータ・バスを制御して、作業情報
    と関連状況情報を同時に送信するということを特徴とす
    る、 請求項14に記載の情報処理システム。
  16. 【請求項１６】前記状況情報に、選択されたスレーブ装
    置が、第２のデータ・バスを介して選択されたマスタ装
    置から指令及びアドレス情報を受信したことを表わす肯
    定応答が含まれることと、前記肯定応答が、指令及びア
    ドレス情報を転送後の次のクロック・サイクル時に、第
    ３のデータ・バスを介して前記選択されたマスタ装置に
    送られることを特徴とする、 請求項14に記載の情報処理システム。
  17. 【請求項１７】マスタ装置、スレーブ装置、及び、イン
    ターフェイス装置は、選択されたマスタ装置が選択手段
    を介して第１の制御信号を選択されたスレーブ装置に送
    り、同時に、第２のデータ・バスを介して宛先アドレス
    情報を含む記憶指令を選択されたスレーブ装置に送り、
    また、作業情報が、第１の制御信号及び記憶指令の転送
    直後に、選択されたマスタ装置から選択されたスレーブ
    装置に送られることになる、所定のプロトコルに従って
    動作するということを特徴とする、 請求項５に記載の情報処理システム。
  18. 【請求項１８】第２と第３の制御信号が、選択されたマ
    スタ装置が第２のデータ・バスを介して取出し指令を選
    択されたスレーブ装置に送り、同時に、選択手段を介し
    て第２の制御信号を選択されたスレーブ装置に送る第１
    のステージと、選択されたスレーブ装置が作業情報を一
    時的に保持する第２のステージと、選択されたスレーブ
    装置が、選択手段を介して選択されたマスタ装置から受
    信する第３の制御信号に応答し、第１のデータ・バスを
    介して一時的に保持された作業情報を選択されたマスタ
    装置に送る第３のステージからなる、データ取出しプロ
    トコルの３つのステージにおける部分を構成するという
    ことを特徴とする、 請求項17に記載の情報処理システム。
  19. 【請求項１９】第１と第２のデータ・バスは、前記第２
    のステージの間、取出しプロトコルに関連した情報以外
    の情報を自由に送れるということを特徴とする、 請求項18に記載の情報処理システム。
  20. 【請求項２０】制御及びアドレス情報には、バイトのア
    ライメントがとられた開始アドレスと、データの記憶ま
    たは取出しを行なうべきアドレスの長さが含まれること
    を特徴とする、 請求項３に記載の情報処理システム。
  21. 【請求項２１】少なくとも１つの処理装置を含む複数の
    マスタ装置と、少なくとも１つのメモリ・カードを含む
    複数のスレーブ装置と、マスタ装置とスレーブ装置によ
    って共用され、マスタ装置とスレーブ装置の間における
    ビット・コード化作業情報の送信を行なう第１のデータ
    ・バスを含むマスタ装置とスレーブ装置の間のインター
    フェイスを備えたデータ処理システムにおいて、 現在第１のデータ・バスを制御中の装置の１つから前記
    他の装置にデータ・バス保持信号を送り、これによっ
    て、現在制御中の装置が第１のデータ・バスを介して、
    作業情報の現在の送信を完了するまで、別の装置が第１
    のデータ・バスを制御しないようにするステップと、 それぞれ、マスタ装置及びスレーブ装置に接続された選
    択手段を介して、選択されたマスタ装置の１つから選択
    されたスレーブ装置の１つに制御信号を送り、これによ
    って、現在制御中の装置が現在の送信を完了した後、第
    １のデータ・バスの制御が装置の１つに移るようにする
    ステップから成り、前記制御の移行に、それぞれ、 （ａ）データ・バス保持信号の終了後、第１のデータ・
    バスの制御を選択されたマスタ装置に移す働きをする第
    １の制御信号を送り、選択されたマスタ装置が、第１の
    データ・バスを介して作業情報を選択されたスレーブ装
    置に送ることができるようにすることによって、データ
    を記憶する代替ステップと、 （ｂ）第２の制御信号を送り、選択されたスレーブ装置
    が、選択されたスレーブ装置から選択されたマスタ装置
    への後続の送信に関する作業情報を一時的に保持できる
    ようにし、データ・バス保持信号の終了後、選択された
    マスタ装置を介して第１のデータ・バスの制御を選択さ
    れたスレーブ装置に移す働きをする第３の制御信号を送
    って、前に一時的に記憶された作業情報が選択されたマ
    スタ装置に送られるようにすることによって、データを
    取り出す代替ステップと、 の一方が含まれることを特徴とする、マスタ装置とスレ
    ーブ装置の間で、第１のデータ・バスの排他的制御を移
    行するデータ処理方法。
  22. 【請求項２２】第１のデータ・バスの制御を移行する前
    記ステップに、現在制御中の装置が第１のデータ・バス
    を制御している間に、第１の制御信号を送るステップ、
    または、代りに、第２と第３の制御信号を送るステップ
    が含まれることを特徴とする、 請求項21に記載のデータ処理方法。
  23. 【請求項２３】選択手段を介して、選択されたスレーブ
    装置から全てのマスタ装置へ、選択されたスレーブ装置
    のバッファが占有されていることを表わすバッファ満杯
    信号を送り、これによって、選択されたスレーブ装置が
    第１と第２の制御信号のどちらも受けることがないよう
    にするステップがさらに含まれることを特徴とする、 請求項22に記載のデータ処理方法。
  24. 【請求項２４】選択手段に、それぞれ、スレーブ装置の
    １つに固有で、その関連スレーブ装置と全てのマスタ装
    置の間に接続されており、それぞれ、指令活回線と戻り
    データ回線を含んでいる複数の選択トークンが含まれて
    いることと、記憶ステップに、 指定のクロック・サイクル時に、関連指令活回線を介し
    て選択されたマスタ装置から選択されたスレーブ装置に
    第１の制御信号を送ることと、指定のクロック・サイク
    ル時に、第１のデータ・バスと並列に全ての装置と接続
    された第２のデータ・バスを介して、選択されたマスタ
    装置から選択されたスレーブ装置に記憶指令を送ること
    と、指定のクロック・サイクル後の次のクロック・サイ
    クル時に、第１のデータ・バスを介して選択されたマス
    タ装置から選択されたスレーブ装置に作業情報を送るこ
    とが含まれることを特徴とする、 請求項22に記載のデータ処理方法。
  25. 【請求項２５】前記データ取出しステップには、第２の
    データ・バスを介して、選択されたマスタ装置から選択
    されたスレーブ装置にアドレス情報を含む取出し指令を
    送り、同時に、関連指令活回線を介して、選択されたマ
    スタ装置から選択されたスレーブ装置に第２の制御信号
    を送ることと、 第２の制御信号の受信に応答し、選択された作業情報を
    選択されたスレーブ装置に一時的に保持することと、 関連戻りデータ・ラインを介して、選択されたマスタ装
    置から受信する第３の制御信号に応答し、第２のデータ
    ・バスを介して、一時的に保持された作業情報を選択さ
    れたスレーブ装置から選択されたマスタ装置へ送ること
    と、 が含まれることを特徴とする、請求項24に記載のデータ
    処理方法。
  26. 【請求項２６】一時的に保持された作業情報の前記送信
    と同時に、選択されたスレーブ装置から選択されたマス
    タ装置へビット・コード化状況情報を送るステップがさ
    らに含まれることを特徴とする、 請求項25に記載のデータ処理方法。
JP2318196A 1989-12-04 1990-11-26 情報処理システムおよびデータ処理方法 Expired - Lifetime JPH0619754B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US445320 1989-12-04
US07/445,320 US5131085A (en) 1989-12-04 1989-12-04 High performance shared main storage interface

Publications (2)

Publication Number Publication Date
JPH03214343A JPH03214343A (ja) 1991-09-19
JPH0619754B2 true JPH0619754B2 (ja) 1994-03-16

Family

ID=23768465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2318196A Expired - Lifetime JPH0619754B2 (ja) 1989-12-04 1990-11-26 情報処理システムおよびデータ処理方法

Country Status (4)

Country Link
US (1) US5131085A (ja)
EP (1) EP0432076B1 (ja)
JP (1) JPH0619754B2 (ja)
DE (1) DE69029648T2 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276809A (en) * 1990-06-26 1994-01-04 Digital Equipment Corporation Method and apparatus for capturing real-time data bus cycles in a data processing system
US5339397A (en) * 1990-10-12 1994-08-16 International Business Machines Corporation Hardware primary directory lock
US5257356A (en) * 1991-05-28 1993-10-26 Hewlett-Packard Company Method of reducing wasted bus bandwidth due to slow responding slaves in a multiprocessor computer system
US5953510A (en) * 1991-09-05 1999-09-14 International Business Machines Corporation Bidirectional data bus reservation priority controls having token logic
US5422885A (en) * 1992-06-01 1995-06-06 Motorola, Inc. Contention free local area network
DE4317567A1 (de) * 1993-05-26 1994-12-01 Siemens Ag Verfahren zum Betreiben eines Bussystems sowie Anordnung zur Durchführung des Verfahrens
US5469435A (en) * 1994-01-25 1995-11-21 Apple Computer, Inc. Bus deadlock avoidance during master split-transactions
US5572687A (en) * 1994-04-22 1996-11-05 The University Of British Columbia Method and apparatus for priority arbitration among devices in a computer system
US5717931A (en) * 1994-12-20 1998-02-10 Motorola, Inc. Method and apparatus for communicating between master and slave electronic devices where the slave device may be hazardous
US6199133B1 (en) * 1996-03-29 2001-03-06 Compaq Computer Corporation Management communication bus for networking devices
US6081860A (en) * 1997-11-20 2000-06-27 International Business Machines Corporation Address pipelining for data transfers
US6185646B1 (en) * 1997-12-03 2001-02-06 International Business Machines Corporation Method and apparatus for transferring data on a synchronous multi-drop
AU6495299A (en) * 1998-09-18 2000-04-10 Computron Multiple operating system controller for a computer
US6658552B1 (en) * 1998-10-23 2003-12-02 Micron Technology, Inc. Processing system with separate general purpose execution unit and data string manipulation unit
US6684279B1 (en) * 1999-11-08 2004-01-27 International Business Machines Corporation Method, apparatus, and computer program product for controlling data transfer
US20020178283A1 (en) * 2001-03-29 2002-11-28 Pelco, A Partnership Real-time networking protocol
US7007121B1 (en) * 2002-02-27 2006-02-28 Xilinx, Inc. Method and apparatus for synchronized buses
US6934782B2 (en) * 2002-12-23 2005-08-23 Lsi Logic Corporation Process and apparatus for managing use of a peripheral bus among a plurality of controllers
KR20090009826A (ko) * 2006-03-30 2009-01-23 기븐 이미징 리미티드 촬상기와 프로세서 간의 통신을 위한 생체내 감지 장치 및 방법
US8935336B2 (en) * 2008-06-18 2015-01-13 Cisco Technology, Inc. Optimizing program requests over a wide area network
KR101611157B1 (ko) * 2009-11-24 2016-04-11 삼성전자 주식회사 공기조화기 및 그 통신방법
CN104126155B (zh) * 2012-03-15 2017-06-09 欧姆龙株式会社 控制装置、信息处理装置、控制方法
WO2014070763A1 (en) * 2012-10-30 2014-05-08 Anayas360.Com, Llc Compact and low-power millimeter-wave integrated vco-up/down- converter with gain-boosting
US9213660B2 (en) * 2013-06-14 2015-12-15 Arm Limited Receiver based communication permission token allocation
US9665707B2 (en) * 2015-01-09 2017-05-30 GM Global Technology Operations LLC Systems and methods for cyber security of intra-vehicular peripherals powered by wire
DE102017117288A1 (de) * 2017-07-31 2019-01-31 Hengstler Gmbh Datenübertragungsverfahren zwischen einem Drehwinkelgeber und einer Motorsteuereinrichtung oder einer Auswerteeinheit
US20230064969A1 (en) * 2021-08-30 2023-03-02 International Business Machines Corporation Reservation mechanism for node with token constraints
US11580058B1 (en) 2021-08-30 2023-02-14 International Business Machines Corporation Hierarchical ring-based interconnection network for symmetric multiprocessors

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223380A (en) * 1978-04-06 1980-09-16 Ncr Corporation Distributed multiprocessor communication system
FR2474199B1 (fr) * 1980-01-21 1986-05-16 Bull Sa Dispositif pour superposer les phases successives du transfert des informations entre plusieurs unites d'un systeme de traitement de l'information
US4314335A (en) * 1980-02-06 1982-02-02 The Perkin-Elmer Corporation Multilevel priority arbiter
US4375639A (en) * 1981-01-12 1983-03-01 Harris Corporation Synchronous bus arbiter
CA1179069A (en) * 1981-04-10 1984-12-04 Yasushi Fukunaga Data transmission apparatus for a multiprocessor system
US4481572A (en) * 1981-10-13 1984-11-06 Teledyne Industries, Inc. Multiconfigural computers utilizing a time-shared bus
US4504906A (en) * 1982-11-30 1985-03-12 Anritsu Electric Company Limited Multiprocessor system
US4698746A (en) * 1983-05-25 1987-10-06 Ramtek Corporation Multiprocessor communication method and apparatus
JPS60107170A (ja) * 1983-11-15 1985-06-12 Nec Corp マルチプロセッサ制御方式
JPS60129872A (ja) * 1983-12-19 1985-07-11 Toshiba Corp デ−タの分散処理装置
US4561051A (en) * 1984-02-10 1985-12-24 Prime Computer, Inc. Memory access method and apparatus in multiple processor systems
US4633394A (en) * 1984-04-24 1986-12-30 International Business Machines Corp. Distributed arbitration for multiple processors
US4639859A (en) * 1984-05-24 1987-01-27 Rca Corporation Priority arbitration logic for a multi-master bus system
US4719622A (en) * 1985-03-15 1988-01-12 Wang Laboratories, Inc. System bus means for inter-processor communication
US4730268A (en) * 1985-04-30 1988-03-08 Texas Instruments Incorporated Distributed bus arbitration for a multiprocessor system
JPS63502535A (ja) * 1986-02-10 1988-09-22 イーストマン・コダック・カンパニー マルチプロセッサ装置
US4803617A (en) * 1986-02-10 1989-02-07 Eastman Kodak Company Multi-processor using shared buses

Also Published As

Publication number Publication date
US5131085A (en) 1992-07-14
EP0432076A3 (en) 1993-09-29
EP0432076A2 (en) 1991-06-12
EP0432076B1 (en) 1997-01-08
JPH03214343A (ja) 1991-09-19
DE69029648T2 (de) 1997-07-17
DE69029648D1 (de) 1997-02-20

Similar Documents

Publication Publication Date Title
JPH0619754B2 (ja) 情報処理システムおよびデータ処理方法
US5020020A (en) Computer interconnect system with transmit-abort function
US5187780A (en) Dual-path computer interconnect system with zone manager for packet memory
EP0391583B1 (en) Dual-path computer interconnect system with four-ported packet memory control
EP0991999B1 (en) Method and apparatus for arbitrating access to a shared memory by network ports operating at different data rates
US5010477A (en) Method and apparatus for transferring vector data between parallel processing system with registers & logic for inter-processor data communication independents of processing operations
EP0993680B1 (en) Method and apparatus in a packet routing switch for controlling access at different data rates to a shared memory
US4868742A (en) Input/output bus for system which generates a new header parcel when an interrupted data block transfer between a computer and peripherals is resumed
US5870625A (en) Non-blocking memory write/read mechanism by combining two pending commands write and read in buffer and executing the combined command in advance of other pending command
US20090024776A1 (en) High data rate serial peripheral interface
US5461723A (en) Dual channel data block transfer bus
JPH0775016B2 (ja) データ処理システム及びデータ通信バス・システム
US20020133646A1 (en) Method and device for providing high data rate for a serial peripheral interface
US5459836A (en) Inter-processor communication net
CN1335563A (zh) 总线系统和其数据传输方法
CN1038362A (zh) 外围设备控制器及适配器接口
CN101656658B (zh) 一种提高队列管理中出队效率的方法和装置
JPH11212939A (ja) 共通バスによって相互接続されたプロセッサを有するデータプロセッサユニット間でデータを交換するためのシステム
EP0437160B1 (en) Main storage memory cards having single bit set and reset functions
JPH06168213A (ja) システム間チャネルページング機構
CN112882986A (zh) 一种带有超节点以及超节点控制器的众核处理器
JPH0583938B2 (ja)
JPH01191967A (ja) データ通信処理方式
JP2984594B2 (ja) マルチクラスタ情報処理システム
JP2000244585A (ja) バスインタフェース回路