JPS63300351A

JPS63300351A - デ−タ転送方式

Info

Publication number: JPS63300351A
Application number: JP13538687A
Authority: JP
Inventors: Masaaki Nagami; 正明永海
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1987-05-30
Filing date: 1987-05-30
Publication date: 1988-12-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、データ伝送方式に関し、さらに詳しくは第１
処理装置から第２処理装置に周期的にデータを転送する
ための方式に関する。

背景技術第４図は、典型的な先行技術のブロック図である。第１
処理装置Ｕ１において、たとえばキースイッチなどの入
力手段１からの入力信号は、処理回路２において処理さ
れ、たとえば転送データが４つ生成されたとすると、メ
モリＴＸの複数の記憶領域ＴＸＩ〜ＴＸ４に順次的に記
憶される。このようにしてメモリＴＸの各記憶領域ＴＸ
Ｉ〜ＴＸ４に記憶されたデータを、Ｐｔ５２処理装ｆｉ
Ｕ２のメモ＋７　ＲＸの各記憶領域ＲＸＩ〜ＲＸ４に順
次的に転送して、処理回路３で演算処理を行なう場合に
おいて、たとえば第５図（１）で示される１サンプリン
グ周期Ｗにおいて、第５図（２）で示される期間Ｗ１に
処理回路３が１回の周期的処理を行ない、第５図（３）
で示される残余の期間Ｗ２に記憶領域ＴＸＩ〜ＴＸ４に
記憶されている４組のデータのうち、２組のデータを転
送することがでさるとすると、処理回路３の演算処理に
用いられるデータは、第４図で示されるように、メモリ
ＲＸＩ。

ＲＸ２に記憶されている新しく転送されてきたデータと
、メモリＲＸ３．ＲＸ４に記憶されている前回１送され
てきたままのデータとが混在することとなり、正確な演
算処理を行なうことができな１嘱　。

この問題を解決するための他の先行技術は、第６図に示
されており、前述の先行技術に対応する部分には同一の
参照符を付す、この先行技術では、メモ＋７　ＲＸと、
処理回路３との間に演算処理用メモリＤが設けられてお
り、メモリＴＸがらのデータがメモリＲＸに全て転送さ
れた後、メモリＲＸのデータが一括して演算処理用メモ
リＤに転送されて、処理回路３の演算処理に用いられる
。

このような先行技術では、前述の第５図（１）で示され
るような１サンプリング周期Ｗ内において、第５図（２
）で示される期間Ｗ１に処理回路３は演算処理を行ない
、１５５図（３）で示される残余の期間Ｗ２に前述した
ような受信用メモリＲＸがら演算処理用メモリＤへのデ
ータの一括転送が行なわれる。したがって、第５図（２
）において参照符Ｗ３で示されるように処理回路３の処
理動作に時間がかかった場合、残余の期間Ｗ４において
、メモリＲＸから演算処理用メモリＤへのデータの一括
転送を行なうことができなくなってしまう。このためサ
ンプリング周期Ｗを艮（する必要があり、これらの処理
装置Ｕ１．Ｕ２が、たとえば音声信号の処理に用いられ
ると、周波数帯域の縮小などの信号処理品質の劣化を招
くことになる。またデータの転送は、処理回路３の複数
回の演算処理に１回の割合で行なわれるため、第５図（
３）で示されるようにデータの転送が行なわれない期間
Ｗ５においても、前述した期間Ｗ２を設けておく必要が
あり、時間が無駄になる。

発明が解決すべき問題点本発明の目的は、データの演算処理と平行してデータの
転送を行なうことがでさるようにしたデータ転送方式を
提供することである。

問題点を解決するための手段本発明は、第１処理装置から第２処理装置にデータを転
送するデータ転送方式において、第２処理装置は、第１
処理装置からのデータを切換えて記憶するための複数の
メモリを有し、第２処理装置内に設けられている処理回
路によって、前記複数のメモリのうち、１１処理装置か
らのデータの受信を行なっていない残余のメモリの記憶
内容を用いて演算処理を行なうことを特徴とするデータ
転送方式である。

作　　用本発明に従えば、第１処理装置から転送されたデータは
、第２処理装置において複数のメモリに順次的に切換え
られて記憶される。一方、第２処理装置内に設けられて
いる処理回路は、前記複数のメモリのうち、ＰｔｔＪ１
処理装置からのデータの受信を行なっていない残余のメ
モリの記憶内容を用いて演算処理を行なう、したがって
、処理回路の演算処理と平イテしてデータの受信を行な
うことができ、データ転送のだめの時間を削減すること
がでさる。

実施例第１図は、本発明の一実施例のブロック図である。第１
処理装置Ｕｌｌにおいて、たとえばキースイッチなどの
入力手段１１からの入力信号は、処理回路１２において
処理され、メモリＡの複数の記憶領域Ａ１〜Ａ４に順次
的に記憶される。このようにして、メモＩＪ　Ａの複数
の記憶領域Ａ１〜Ａ４に記憶されたデータは、ライン１
３を介して第２処理装ｒＩｉＵ１２に順次的に転送され
る。

第２処理装ｆｉ！Ｕ１２は、２つのメモリＢ、Ｃと、処
理回路１４とを含んで構成される。この第２処理ｉｒ！
ＩＵ１２内において、ライン１３は、切換スイッチＳＷ
Ｉの共通接点１５に接続される。この切換スイッチＳＷ
１の一方の個別接点１６は一方のメモリＢに接続され、
他方の個別接点１７は他方のメモリＣに接続される。メ
モリＢ、Ｃは、前述のメモリＡに対応して、複数の記憶
領域Ｂ１〜［３４，Ｃ１〜Ｃ４をそれぞれ有しており、
メモリＢから読出されたデータは切換スイッチＳＷ２の
一方の個別接点１８に導出され、メモｌｊ　Ｃがら読出
されたデータは切換スイッチＳＷ２の他方の個別接点１
９に導出される。切換スイッチＳＷ２の共通後、α２０
は、処理回路１４に接続される。

切換スイッチＳＷＩ、ＳＷ２のスイッチング態様は、切
換制御回路２１によって制御される。この切換制御回路
２１には、第１処理装置１Ｕ１１のレジスタＺ１から送
信されるスイッチング情報が、レジスタＺ２を介して与
えられる。こうして受信されたスイッチング情報によっ
て切換制御回路２１は、第１のスイッチング態様、すな
わも切換スイッチＳＷＩを個別接点１６に導通している
ときには、切換スイッチＳＷ２を個別接点１９に導通し
、これとは反対に第２のスイッチング態様、すなわち切
換スイッチＳＷ１を個別接点１７に導通しているときに
は、切換スイッチＳＷ２を個別按２、”ｉ、　ｌ　３に
導通する。こうして、たとえばメモリＢにデータの書込
みが行なわれているときには、メモリＣに記憶されてい
るデータが処理回路１４の演算処理に用いられ、またメ
モリＣにデータの書込みが打なわれているときには、メ
モリＢに記憶されでいるデータが処理回路１４の演算処
理に用いられる。このようにしてスイッチング情報が送
信されることによって、メモリＡ内のデータの転送が完
了したことを表し、このような動作が処理回路１２．１
４の処理動作に応答しで行なわれる。

第２図は、ｍｌ処理装置ｔＵ１１の送信動作を説明する
ための７０−チャートである。ステップｎ１で処理回路
１２は、入力手段１１のスイッチング態様を読込み、ス
テップｎ２　　で入力操作が行なわれたかどうかが判断
され、そうでないときにはステップｎ１　　に戻り、す
なわち入力操作が行なわれるまで、ステップｎ１．ｎ２
を＃ｌ返し、ステップｎ３に移る。

ステップｎ３　　では、入力されたデータの処理を行な
い、その処理結果をメモリＡの記憶領域Ａ１〜Ａ４に順
次的に書込む、ステップｎ４　では、これらの記憶領域
Ａ１〜Ａ４から順次的にデータが、フィン１３を介して
、第２処理１１１ｇ１Ｕ１２に転送される。

ステラ７”　ｎ　５　　では、レジスタＺ１のスイッチ
ング情報が変更され、すなわち第１のスイッチング態様
の情報が記憶されていたならば、第２のスイッチング態
様の情報に変更され、あるいは第２のスイッチング態様
の情報が記憶されていたならば、第１のスイッチング態
様の情報に変更される。こうして変更されたスイッチン
グ情報は、ステップｎ６　　でライン１３を介して第２
処理装置のレジスタＺ２に送信される。スイッチング情
報の送信が終了すると、ステップｎ１　に戻る。

第３図は、第２処理装ｆｉＵ１２の受信動作を説明する
ための７０−チャートである。ステップ−１では、周期
動作を開始すべきタイミングまで待機を行ない、ステッ
プ−２では、レジスタＺ２の内容が第１のスイッチング
態様を表すかどうかが判断され、そうであるとき、すな
わちメモリＢにデータの書込みが行なわれでいるときに
はステップ論３　に移り、メモリＣのデータを読込み、
ステップ１１１５　　において処理回路１４でたとえば
ｆｆ１１式で示されるような各データの処理を行ない、
ステップｍ１に戻る。

（ｃｌ　１１ｘ１　）＋（ｃ２　＊ｘ２　）＋（ｃ３　
＊ｘ３　）＋　（ｃ４　＊　ｘ４　）→Ｙ　　　　　　
　　　　−（１）ｃ１〜ｃ４はメモリＣの各記憶領域０
１〜Ｃ４に記憶されているデータで係数を表わし、Ｘ１
〜Ｘ４はある信号データである。

またステップ論２　において、レジスタＺ２の記憶内容
が第２のスイッチング態様を表しているとさ、すなわち
メモリＣにデータの書込みが行なわれでいろときにはス
テップ輸４　に移り、メモリＢのデータを読込み、ステ
ップ輸５　において処理回路１４でたとえば第２式で示
されるような処理を行ない、ステップ輪１に戻る。

（ｂｌ　＊ｘｌ　）＋（ｂ２　＊ｘ２　）十（ｂ３　）
Ｉ［ｘ３　）＋　（ｂ４１１　ｘ４　）−Ｙ　　　　　
　　　　　−（２）ｂ１〜ｂ４はメモリＢの各記憶領域
８１〜Ｂ４に記憶されているデータで係数を表わす。

上述のようにしてメモリＡ内のデータは、切換スイッチ
ＳＷＩによって切換えられて、メモリＢまたはＣに書込
まれる。また処理回路１４は、切換スイッチＳＷ２を介
して、データの書込みが行なわれでいないメモリＢまた
はＣのデータを読出すようにしたので、第１処理１ｆｔ
Ｕ　１がらｔＪ２処理装ｆｉＵ２へのデータの転送を行
なうと同時に、処理回路１４の処理動作を平行して行な
うことができ、したがってデータの転送のための時間を
削滅することができ、背景技術の項で関連して述べたよ
うにサンプリング周期を長くする必要がなく、信号処理
の品質を良好に保つことができる。

上述の実施例では、データの受信を行なうために２つの
メモリＢ、Ｃが用いられたけれども、１つのメモリ内の
複数の記憶領域を用いるように構成されてもよい。

効　　果以上のように本発明によれば、第１処理装置から転送さ
れたデータは、第２処理装置において、複数のメモリに
順次的に切換えられて記憶される。

一方、第２処理装置内に設けられている処理回路は、前
記複数のメモリのうち、第１処理装置からのデータの受
信を行なっていない残余のメモリの記憶内室を用いて演
算処理を行なうようにしたので、処理回路の演算処理と
平行してデータの受信を行なうことができ、データ転送
のための時間を削減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
処理装置Ｕ１１の送信動作を説明するための７０−チャ
ート、第３図は第２処理装置Ｕ１２の受信動作を説明す
るための７０−チャート、Ｐｔ５４図は先行技術のブロ
ック図、第５図は先行技術の動作を説明するための波形
図、第６図は他の先行技術のブロック図である。１１・・・入力手段、１２．１４・・・処理回路、１３
・・・ライン、２１・・・切換制御回路、Ａ、Ｂ、Ｃ・
・・メモリ、ＳＷｌ、ＳＷ２・・・切換スイッチ、Ｕｌ
ｌ・・・第１処理装置、Ｕ１２・・・第２処理装置、Ｚ
Ｉ、Ｚ２・・・レノスタ代理人　　弁理士　四教　圭一部第２図Ｍ　３図Ｍ５図

Claims

【特許請求の範囲】第１処理装置から第２処理装置にデータを転送するデー
タ転送方式において、第２処理装置は、第１処理装置からのデータを切換えて
記憶するための複数のメモリを有し、第２処理装置内に
設けられている処理回路によって、前記複数のメモリの
うち、第１処理装置からのデータの受信を行なっていな
い残余のメモリの記憶内容を用いて演算処理を行なうこ
とを特徴とするデータ転送方式。