JPH0118466B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は複数のプロセツサと複数のメモリモジ
ユールとをマトリクススイツチを介して接続する
マルチプロセツサ結合方式に関する。

一般にマルチプロセツサ結合方式には、単一共
通バス結合、多重共通バス結合、マルチポート結
合、マトリクススイツチ結合、リングバス結合等
の方式があるが、マトリクススイツチ結合方式が
処理能力が高く資源の共有化が可能であることに
より採用されることが多い。

第１図にマトリクススイツチ結合方式の基本形
のブロツク図を示す。第１図において、ｎ個のプ
ロセツサ（CP）１１はｍ個のメモリモジユール
（MM）１２とスイツチ（SW）１３ｉを格子状
に配設したスイツチマトリクス１３を介して接続
され、制御部（CT）１４はプロセツサ１１から
のアドレス指示に従つてメモリモジユール１２の
一つを選択し指示のあつた一つのプロセツサ１１
と選択された一つのメモリモジユール１２とをス
イツチマトリクス１３の接点となるスイツチ１３
ｉを閉成して接続する。

従来のマルチプロセツサ結合方式について、第
１図及び第２図を参照して説明する。第２図は、
第１図に示される制御部（CT）１４の詳細を示
す機能ブロツク図である。第２図において、各プ
ロセツサ（CP）１１は制御部（CT）１４のプロ
セツサインタフエース回路２１と接続され、プロ
セツサ１１の一つを選択する選択回路２２、プロ
セツサ１１からの情報でこのCP１１の接続を制
御するシステム構成制御回路２３、利用度向上の
ためメモリ装置を分割したメモリモジユール
（MM）１２の一つを選択するMB選択回路２４、
及び選択されたプロセツサ１１とメモリモジユー
ル１２とのそれぞれ一つを結合する一つのスイツ
チ１３ｉを選択するSW選択回路２５を介して各
スイツチと接続され、この選択された一つのスイ
ツチ１３ｉを閉成する。

従来のマルチプロセツサ結合方式は、マトリク
ススイツチ結合方式において、既述の第１図及び
第２図のように一つの入出力結合システムを単位
に制御部が構成されており、通常はそのシステム
の最大容量に対する入出力回路数を設備する。従
つて、機器の寿命が終つたとき、最終容量に達せ
ぬという不経済性がある一方、早期に設備容量を
越えるシステム規模の拡大があつたとき増設の困
難を生じるという問題点がある。

本発明の目的は、プロセツサ及びメモリバンク
のそれぞれ二つの入出力装置に対してスイツチ機
能を有するスイツチエレメントを一つの単位と
し、このスイツチエレメントの複数個をリンク接
続してスイツチマトリクスを構成することによ
り、増設単位を小さくできて経済化がはかれると
共に増設を容易にすることができるマルチプロセ
ツサ結合方式を提供することにある。

本発明によるマルチプロセツサ結合方式は、複
数のプロセツサと複数のメモリモジユールとをマ
トリクススイツチを介して接続するマルチプロセ
ツサ結合方式において、前記マトリクススイツチ
はそれぞれが二つの入力用接続線群と二つの出力
用接続線群とを収容しそれぞれの一群宛を接続す
るスイツチ機能を有する複数の基本スイツチエレ
メントにより形成され、この基本スイツチエレメ
ントが二つの前記入力用接続線群から同一の出力
用接続線群への接続要求を受けたときあらかじめ
定めた優先度に従つて前記二つの入力用接続線群
から一つを選択する優先順位決定回路と入力した
接続先装置アドレスに従つた一つの出力用接続線
群を選択して前記の選択された一つの入力用接続
線群との交叉点を閉成するスイツチコントローラ
とを備え、前記基本スイツチエレメントの出力用
接続線群と他の基本スイツチエレメントの入力用
接続線群とを所定のリンク構成により接続し、前
記マトリクススイツチの入力用接続線群に前記プ
ロセツサを又出力用接続線群に前記メモリモジユ
ールを接続したことを特徴とする。

次に本発明について図面を参照して説明する。

第３図は本発明によるマルチプロセツサ結合方
式において、四つの基本スイツチエレメントによ
り形成したマトリクススイツチを使用した一実施
例を示すブロツク構成図である。第３図におい
て、四つのプロセツサCP０〜CP３，１１０〜１
１３のそれぞれはスイツチマトリクス３３を介し
て四つのメモリモジユールMM０〜MM３，１２
０〜１２３のそれぞれに接続される。基本スイツ
チエレメントＳ００〜３００及びＳ０１〜３０１
の二つにはそれぞれプロセツサCP０―１１０，
CP１―１１１及びCP２―１１２，CP３―１１
３が入力側に、又基本スイツチエレメントＳ１０
〜３１０及びＳ１１〜３１１の二つにはそれぞれ
メモリモジユールMM０―１２０，MM１―１２
１及びMM２―１２２，MM３―１２３が出力側
に接続され、基本スイツチエレメントＳ００―３
００，Ｓ０１―３０１の出力側と基本スイツチエ
レメントＳ１０―３１０，Ｓ１１―３１１の入力
側とは所定の形式でリンク接続され、プロセツサ
CP０―１１０をメモリモジユールMM０―１２
０〜MM３―１２３のすべてに接続可能である。
例えばプロセツサCP０―１１０がメモリモジユ
ールMM２―１２２を使用するとき、まずプロセ
ツサCP０―１１０が接続される基本スイツチエ
レメントＳ００―３００に接続される他のプロセ
ツサCP１―１１１からの使用要求に対して同一
出力方路選択のための優先順位の決定及び接続先
のメモリモジユールMM２―１２２が接続される
基本スイツチエレメントＳ１１―３１１へのリン
ク選択があり、次いでこの選択されたリンクとプ
ロセツサCP０―１１０の接続線との交叉点の閉
成がある。この交叉点の閉成によりプロセツサ
CP０―１１０の接続線は基本スイツチエレメン
トＳ００―３００の交叉点及びリンクを介して基
本スイツチエレメントＳ１１―３１１に接続され
る。この基本スイツチエレメントＳ１１―３１１
は前述の基本スイツチエレメントＳ００―３００
のプロセツサCP０―１１０に対する接続動作と
同様、まず同一基本スイツチエレメントへの他か
らの入力用接続線すなわち基本スイツチエレメン
トＳ０１―３０１からのリンクとの優先順位の決
定及び接続先メモリモジユールMM２―１２２へ
の接続先装置の選択の動作があり、次いで基本ス
イツチエレメントＳ００―３００から接続された
リンクとメモリモジユールMM２―１２２の接続
線との交叉点を閉成するスイツチ制御動作があ
る。この交叉点の閉成によりプロセツサCP０―
１１０はメモリモジユールMM２―１２２と接続
される。上述の基本スイツチエレメントにおける
スイツチ制御動作は基本スイツチエレメントが内
蔵するスイツチコントローラが実行する。

第４図は第３図における基本スイツチエレメン
ト３００の詳細を示す説明図であり、第３図にお
ける他の基本スイツチエレメント３１０，３０
１，３１１も同一の構成を有する。第４図におい
て、二つの入力回路はそれぞれ一つの入力用接続
線群PRI０，CREQ０，CACK０，CEND０，
CINF０，CFUN０，CDST０，SEL０，４２０
及び他の一つの入力用接続線群PRI１，CREQ
１，CACK１，CEND１，CINF１，CFUN１，
CDST１，SEL１，４２１により基本スイツチエ
レメント３００に接続されている。又、二つの出
力回路はそれぞれ一つの出力用接続線群DPRI
０，DREQ０，DACK０，DEND０，DINF０，
DFUN０，DDST０，４３０及び他の一つの出
力接続線群DPRI１，DREQ１，DACK１，
DEND１，DINF１，DFUN１，DDST１，４３
１により基本スイツチエレメント３００に接続さ
れている。二つ宛の入出力回路のそれぞれの接続
線は基本スイツチエレメントの中で四つの交叉点
をもつて入出力それぞれ同一名称同志（頭文字及
び末尾数字を除く）が接続可能で接続線群４２
０，４２１，４３０，４３１に対する四つの交叉
点群４２００，４２０１，４２１０，４２１１の
それぞれに対してスイツチコントローラSC００
―４００，SC０１―４０１，SC１０―４１０，
SC１１―４１１を有する。入力回路の接続線
PRI０，CREQ０，CINF０，CFUN０，SEL０
のそれぞれはスイツチコントローラSC００―４
００及びSC０１―４０１の接続端子PRI，
CREQ，DN，FUN，SELのそれぞれに複式接続
され、経路選択信号が転送される接続線SEL０と
スイツチコントローラSC００―４００の接続線
SELとの間にはインバータを設け符号“０”を符
号“１”に変更して信号をスイツチコントローラ
SC００―４００に与える。又、入力回路の接続
線PRI１，CREQ１，CINF１，CFUN１，SEL
１のそれぞれはスイツチコントローラSC１０―
４１０及びSC１１―４１１の接続端子PRI，
CREQ，DN，FUN，SELのそれぞれに複式接続
され、接続線SEL１とスイツチコントローラSC
１０―４１０の接続端子SELとの間には前述同様
のインバータが設けられる。接続線RPRI０及び
RPR００はスイツチコントローラSC００―４０
０及びSC１０―４１０両者の間で鎖回路が組ま
れた優先順位決定回路であり、二つの入力回路の
同一出力回路に対する優先順位決定のために接続
線RPRI０及びRPR００の両者は直結される。同
様に接続線RPRI１及びRPR０１の両者も直結さ
れる。又、四つのスイツチコントローラはそれぞ
れが関係する交叉点群を接続端子HOLDからの
出力をもつて閉成保持する。

次に、第３図及び第４図を参照して第４図の接
続線の主要機能について説明する。プロセツサ
CP０―１１０（第３図参照）からの接続線
CDST０は接続先装置アドレス信号を転送し、第
３図の基本スイツチエレメント構成（２×２）の
場合、プロセツサCP０―１１０から転送される
２ビツトのうち上位１ビツトは初段の基本スイツ
チエレメントＳ００―３００で読取られて次段の
基本スイツチエレメントＳ１０―３１０及びＳ１
１―３１１両者の何れかを選択するのに使用され
る。メモリモジユールMM２―１２２を選択する
ときは、接続先装置アドレス信号転送用の接続線
CDST０に符号“10”が送出される。基本スイツ
チエレメントＳ００―３００は前記符号“10”の
上位のビツト符号“１”を読み接続線SEL０にお
ける符号“１”としてスイツチコントローラSC
０１―４０１を起動する。出力側で符号“１”の
付く接続線群が基本スイツチエレメントＳ１１―
３１１の入力側の符号“０”の付く接続線群とリ
ンク接続されており、基本スイツチエレメントＳ
００―３００の交叉点群を閉成したとき、プロセ
ツサCP０―１１０は基本スイツチエレメントＳ
１１―３１１の入力側符号“０”の接続線群と接
続される。次に接続された基本スイツチエレメン
トＳ１１―３１１は前述手順同様符号“10”の下
位ビツト符号“０”により交叉点群を閉路してメ
モリモジユールMM２―１２２がプロセツサCP
０―１１０と接続され、情報の直接授受が可能と
なる。接続線CREQ０→DREQ０は接続要求信号
（REQ）を、接続線DACK０→CACK０は前記要
求信号（REQ）に対する接続確認信号（ACK）
を、それぞれ授受し、次いで接続線CINF０←→
DINF０間で情報の授受が行われる。記憶情報に
対する読出／書込の区別を含む機能識別信号は接
続線CFUN０→DFUN０を介して転送され、接
続処理が終了したときメモリモジユールMM２―
１２２から基本スイツチエレメントＳ１１―３１
１，Ｓ００―３００を介して接続線DEND０→
CEND０によりプロセツサCP０―１１０に接続
終了信号（END）を転送し、次いで接続線
CFUN０→DFUNDにより接続路解除信号
（FUN＝１）が転送されたとき接続路が解放され
る。

第５図は第４図のスイツチコントローラSC０
０―４００の詳細を示す回路図である。第５図に
おいて、スイツチコントローラSC００―４００
はデコーダ（DEC）５１０、遅延回路（DEL）
５１１、装置番号レジスタ（DUR）５２０、照
合回路（MATCH）５３０、比較回路（COMP）
541・542、Ｄフリツプフロツプ回路５５１，５５
２、論理積回路５６１，５６２，５６３、論理和
回路５６４，５６５、選択回路（SEL）７５０を
備え、図面内の接続線の符号名称は第４図と同一
名称である。

デコーダ回路（DEC）５１０は接続端子FUN
から入力する４ビツト符号を変換した機能識別信
号のうち交叉点閉成要求信号FUN＝０、交叉点
解除信号FUN＝１、装置番号セツトFUN＝２の
三つを識別し、接続端子CREQから接続要求信号
（REQ）の入力があつたとき、前記三つの機能識
別信号のうち一つを出力する。装置番号レジスタ
（DNR）５２０は接続線CINF―の情報信号の中
から接続端子DNを介して取込んだ接続先装置の
メモリモジユールMM―の番号を、前述のデコー
ダ回路（DEC）５１０からの装置番号セツト信
号と接続端子SELからの経路選択信号との両者の
入力があつたとき、比較回路（COMP）５４１
の端子Ｉに出力する。照合回路（MATCH）５
３０は接続端子RPRINから入力した優先度信号
を端子Ｄに、又接続端子PRIから入力した優先度
信号を端子Ｅにそれぞれ入力しこれらの優先度信
号が一致したとき端子Ｆに符号“１”を出力す
る。第１の比較回路（COMP）５４１は接続端
子RPRINから入力した接続先装置番号DNを端
子Ｈに、又装置番号レジスタ（DNR）５２０の
出力を端子Ｉにそれぞれ入力し、この入力両者の
関係が （端子Ｈからの入力番号） ≧（端子Ｉからの入力番号） であるとき、端子Ｊに符号“１”を出力する。第
２の比較回路（COMP）５４２は接続端子
RPRINから入力した優先度信号を端子Ｘに、又
接続端子PRIから入力した優先度信号を端子Ｙに
それぞれ入力し、この入力した両者関係が （端子Ｘの優先度）≦（端子Ｙの優先度） にあるとき、端子Ｚに符号“１”を出力する。第
１のＤフリツプフロツプ回路５５１は、論理積回
路５６１をゲート回路として端子ｇ１０にデコー
ダ回路（DEC）５１０からの交叉点閉成要求信
号FUN＝０，端子ｇ１１に接続端子BUSYから
の使用中信号を変換した使用可能信号、端子ｇ１
２に接続端子SELからの経路選択信号を三者共に
入力したときの出力を端子Ｃにクロツク信号とし
て入力し、端子Ｄから入力している第２の比較回
路（COMP）の出力状態を次のクロツク信号ま
で維持して端子Ｑから出力する。第２のＤフリツ
プフロツプ回路５５２はゲート回路として論理積
回路５６２が遅延回路（DEL）５１１を介して
入力する接続要求信号と、Ｄフリツプフロツプ回
路５５１の出力信号との両者が符号“１”のとき
の出力をクロツク信号として端子Ｃへ入力したと
き、照合回路（MATCH）５３０の端子Ｆの出
力及び比較回路（COMP）５４１の端子Ｊの出
力が共に符号“１”のときの出力を符号“１”と
する論理積回路５６３の出力を端子Ｄに入力し、
次のクロツク信号まで状態を維持して端子Ｑへ出
力する。選択回路（SEL）５７０は接続端子Ｓに
符号“０”が入力するとき接続端子Ａの入力が接
続端子Ｃに出力し、接続端子Ｓに符号“１”が入
力したときは接続端子Ｂの入力が接続端子Ｃに出
力する。このことは、自己が高い優先度を持ち且
つ他のプロセツサと同一のメモリモジユールの接
続を要求したとき、自己の選択回路（SEL）５７
０は接続端子PRIからの入力を接続端子RPR０
に出力し、他との鎖回路を介して接続端子
RPRINに戻すので、照合回路（MATCH）５３
０の出力端子Ｆには一致出力“１”が得られ、ゲ
ート回路の論理積回路５６３及びＤフリツプフロ
ツプ回路５５２を介し関係する交叉点群を閉じ
る。この閉じた交叉点の解除は、接続端子SELに
経路選択信号があり且つ接続端子FUNから交叉
点解除信号FUN＝１の入力があるとき、論理和
回路５６４を介してＤフリツプフロツプ回路５５
１及び５５２の端子RSTから復旧信号（RST）
を入力することによる。又、接続端子BUSYに
は論理和回路５６５を介してＤフリツプフロツプ
５５１及び５５２に出力として符号“１”がある
とき、使用中が表示される。

以上説明したように、本発明によればそれぞれ
二つのプロセツサ及びメモリモジユールを収容し
てそれぞれ何れの一つ宛とも交叉点群を介して接
続できる基本スイツチエレメントを複数個備え、
これら基本スイツチエレメントをリンク接続して
スイツチマトリクスを構成することにより増設単
位を小さくして経済化がはかれると共に増設を容
易にすることができるという効果が得られる。

【図面の簡単な説明】

第１図は従来のマルチプロセツサ結合方式の一
例を示すブロツク図、第２図は第１図に示される
制御部の詳細を示す機能ブロツク図、第３図は本
発明によるマルチプロセツサ結合方式の一実施例
を示すブロツク図、第４図は第３図における基本
スイツチエレメントの詳細を示す説明図、又第５
図は第４図におけるスイツチコントローラの詳細
を示す回路図である。 ３３……スイツチマトリクス、１１０，１１
１，１１２，１１３……プロセツサ、１２０，１
２１，１２２，１２３……メモリモジユール、３
００，３０１，３１０，３１１……基本スイツチ
エレメント、４００，４０１，４１０，４１１…
…スイツチコントローラ、４２０，４２１……入
力用接続線群、４３０，４３１……出力用接続線
群、４２００，４２０１，４２１０，４２１１…
…交叉点群、HOLD……接続端子（交叉点群閉
成保持）、RPRI０，RPRI１，RPRO０，RPRO
１……接続線（優先順位決定回路）。

Claims (1)

【特許請求の範囲】
1. １ 複数のプロセツサと複数のメモリモジユール
   とをマトリクススイツチを介して接続するマルチ
   プロセツサ結合方式において、前記マトリクスス
   イツチはそれぞれが二つの入力用接続線群と二つ
   の出力用接続線群とを収容し入出力それぞれの一
   線群を交叉点で接続するスイツチ機能を有する基
   本スイツチエレメントの複数により形成され、こ
   の一つの基本スイツチエレメントが二つの前記入
   力用接続線群から同一の出力用接続線群への接続
   要求を受けたときあらかじめ定めた優先度に従つ
   て前記二つの入力用接続線群から一つを選択する
   優先順位決定回路を形成し且つ入力した接続先装
   置アドレスに従つた一つの出力用接続線群を選択
   して前記の選択された一つの入力用接続線群との
   交叉点を閉成するスイツチコントローラを備え、
   前記基本スイツチエレメントの出力用接続線群と
   他の基本スイツチエレメントの入力用接続線群と
   を所定のリンク構成により接続し、前記マトリク
   ススイツチの入力用接続線群に前記プロセツサを
   又出力用接続線群に前記メモリモジユールを接続
   したことを特徴とするマルチプロセツサ結合方
   式。