JPS6022266A - マルチプロセツサ結合方式 - Google Patents
マルチプロセツサ結合方式Info
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- JPS6022266A JPS6022266A JP13143283A JP13143283A JPS6022266A JP S6022266 A JPS6022266 A JP S6022266A JP 13143283 A JP13143283 A JP 13143283A JP 13143283 A JP13143283 A JP 13143283A JP S6022266 A JPS6022266 A JP S6022266A
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- connection line
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- connection
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数のプロセッサと複数のメモリモジュールと
をマトリクススイッチを介して接続するマルチプロセッ
サ結合方式に関する。
をマトリクススイッチを介して接続するマルチプロセッ
サ結合方式に関する。
一般にマルチプロセッサ結合方式には、単一共通パス結
合、多重共通パス結合、マルチボート結合、マトリクス
スイッチ結合、リングパス結合等の方式があるが、マト
リクススイッチ結合方式が処理能力が高く資源の共有化
が可能であるととによシ採用されることが多い。
合、多重共通パス結合、マルチボート結合、マトリクス
スイッチ結合、リングパス結合等の方式があるが、マト
リクススイッチ結合方式が処理能力が高く資源の共有化
が可能であるととによシ採用されることが多い。
第１図にマトリクススイッチ結合方式の基本形のブロッ
ク図を示す。第１図において、ｎ個のブロセッサ（ＣＰ
）１１はｍ個のメモリモジュール（ＭＭ）１２とスイッ
チ（ＳＷ）１３ｉを格子状に配設したスイッチマトリク
ス１３を介して接続され、制御部（ＣＴ）１４はプロセ
ッサ１１からのアドレス指示に従ってメモリモジュール
１２の一つを選択し指示のあった一つのプロセッサ１１
と選択された一つのメモリモジュール１２とをスイッチ
マトリクス１３の接点となるスイッチ１３ｉを閉成して
接続する。
ク図を示す。第１図において、ｎ個のブロセッサ（ＣＰ
）１１はｍ個のメモリモジュール（ＭＭ）１２とスイッ
チ（ＳＷ）１３ｉを格子状に配設したスイッチマトリク
ス１３を介して接続され、制御部（ＣＴ）１４はプロセ
ッサ１１からのアドレス指示に従ってメモリモジュール
１２の一つを選択し指示のあった一つのプロセッサ１１
と選択された一つのメモリモジュール１２とをスイッチ
マトリクス１３の接点となるスイッチ１３ｉを閉成して
接続する。
従来のマルチプロセッサ結合方式について、第１図及び
第２図を参照して説明する。第２図は、第１図に示され
る制御部（ＣＴ）１４の詳細を示す機能ブロック図であ
る。第２図において、各プロセッサ（ＣＰ）１１は制御
部（ＣＴ）１４のプロセッサインタフェース回路２１と
接続され、プロセッサ１１の一つを選択する選択回路２
２．プロセッサ１１からの情報でこのＣＰＩＩの接続を
制御するシステム構成制御回路２３．利用度向上のため
メモリ装置を分割したメモリモジュール（ＭＭ）１２の
一つを選択するＭＢ選択回路２４．及び選択されたプロ
セッサ１１とメモリモジュール１２とのそれぞれ一つ全
結合する一つのスイッチ１３ｉを選択するＳＷ選択回路
２５を介して各スイッチと接続され、この選択された一
つのスイッチ１３１を閉成する。
第２図を参照して説明する。第２図は、第１図に示され
る制御部（ＣＴ）１４の詳細を示す機能ブロック図であ
る。第２図において、各プロセッサ（ＣＰ）１１は制御
部（ＣＴ）１４のプロセッサインタフェース回路２１と
接続され、プロセッサ１１の一つを選択する選択回路２
２．プロセッサ１１からの情報でこのＣＰＩＩの接続を
制御するシステム構成制御回路２３．利用度向上のため
メモリ装置を分割したメモリモジュール（ＭＭ）１２の
一つを選択するＭＢ選択回路２４．及び選択されたプロ
セッサ１１とメモリモジュール１２とのそれぞれ一つ全
結合する一つのスイッチ１３ｉを選択するＳＷ選択回路
２５を介して各スイッチと接続され、この選択された一
つのスイッチ１３１を閉成する。
従来のマルチプロセッサ結合方式は、マトリクススイッ
チ結合方式において、既述の第１図及び第２図のように
一つの入出力結合システムを単位に制御部が構成されて
おり、通常はそのシステムの最大容量に対する入出力回
路数を設備する。従って、機器の寿命が終ったとき、最
終容にに達せぬという不経済性がある一方、早期に設備
容量を越えるシステム規模の拡大があったとき増設の困
難を生じるという間聰点がある。
チ結合方式において、既述の第１図及び第２図のように
一つの入出力結合システムを単位に制御部が構成されて
おり、通常はそのシステムの最大容量に対する入出力回
路数を設備する。従って、機器の寿命が終ったとき、最
終容にに達せぬという不経済性がある一方、早期に設備
容量を越えるシステム規模の拡大があったとき増設の困
難を生じるという間聰点がある。
本発明の目的は、プロセッサ及びメモリバンクのそれぞ
れ二つの入出力装置に対してスイッチ機能を有するスイ
ッチエレメントを一つの単位とし、このスイッチエレメ
ントの複数個をリンク接続してスイッチマトリクスを構
成するととＫよシ、増設単位を小さくできて経済化がは
かれると共に増設を容易にすることができるマルチプロ
セッサ結合方式を提供するととＫある。
れ二つの入出力装置に対してスイッチ機能を有するスイ
ッチエレメントを一つの単位とし、このスイッチエレメ
ントの複数個をリンク接続してスイッチマトリクスを構
成するととＫよシ、増設単位を小さくできて経済化がは
かれると共に増設を容易にすることができるマルチプロ
セッサ結合方式を提供するととＫある。
本発明によるマルチプロセッサ結合方式は、複数のプロ
セッサと複数のメモリモジエールとをマトリクススイッ
チを介して接続するマルチプレセッサ結合方式において
、前記マトリクススイッチはそれぞれが二つの入力用接
続線群と二つの出力用接続線群とを収容しそれぞれの一
群宛を接続するスイッチ機能を有する複数の基本スイッ
チエレメントによシ形成され、この基本スイッチエレメ
ントが二つの前記入力用接続線群から同一の出力用接続
線群への接続要求を受けたときあらかじめ定めた優先度
に従って前記二つの入力用接続線群から一つを選択する
優先順位決定回路と入力した接続先装置アドレスに従っ
た一つの出力用接続線群を選択して前記の選択された一
つの入力用接続線群との交叉点を閉成するスイッチコン
トローラとを備え、前記基本スイッチエレメントの出力
用接続線群と他の基本スイッチエレメントの入力用接続
線群とを所定のリンク構成によ如接続し、前記マトリク
ススイッチの入力用接続線群に前記プロセッサな又出力
用接続線群に前記メモリモジュールを接続したことを特
徴とする。
セッサと複数のメモリモジエールとをマトリクススイッ
チを介して接続するマルチプレセッサ結合方式において
、前記マトリクススイッチはそれぞれが二つの入力用接
続線群と二つの出力用接続線群とを収容しそれぞれの一
群宛を接続するスイッチ機能を有する複数の基本スイッ
チエレメントによシ形成され、この基本スイッチエレメ
ントが二つの前記入力用接続線群から同一の出力用接続
線群への接続要求を受けたときあらかじめ定めた優先度
に従って前記二つの入力用接続線群から一つを選択する
優先順位決定回路と入力した接続先装置アドレスに従っ
た一つの出力用接続線群を選択して前記の選択された一
つの入力用接続線群との交叉点を閉成するスイッチコン
トローラとを備え、前記基本スイッチエレメントの出力
用接続線群と他の基本スイッチエレメントの入力用接続
線群とを所定のリンク構成によ如接続し、前記マトリク
ススイッチの入力用接続線群に前記プロセッサな又出力
用接続線群に前記メモリモジュールを接続したことを特
徴とする。
次に本発明について図面を参照して説明する。
第３図は本発明によるマルチプロセッサ結合方式におい
て、四つの基本スイッチエレメントによシ形成したマト
リクススイッチを使用した一実施例を示すブロック構成
図である。第３図において、四つノプロセッサ（ＣＰｏ
〜ＣＰ３）１１０〜１１３のそれぞれはスイッチマトリ
クス３３を介して四つのメモリモジュール（ＭＭト爪３
）ｘ′２ｏ〜１２３のそれぞれに接続される。基本スイ
ッチエレメントＳＯＯ〜３００及び８０１〜３０１の二
つにはそれぞれプロセッサＣＰＯ−１１０，ＣＰＩ−１
１１及びＣＰ２−１１２゜ＣＰ３−１１３が入力側に、
又基本スイッチエレメント８１０〜３１０及び８１１〜
３１１の二つにはそれぞれメそリモジュールＭＭＯ−１
２０，ＭＭＩ−１２１及びＭＭ２−１２２．ＭＭＳ−１
２３が出力側に接続され、基本スイッチエレメント８０
０−３００．８０１−３０１ Ｏ出力側と基本スイッチ
ニレメン）８１０−３１０゜ａｌｌ−３１１の入力側と
は所定の形式でリンク接続され、プロセッサＣＰＯ−１
１０をメモリそジュールＭＭＯ−１２０−ＭＭ３−１２
３のすべてに接続可能である。例えばプロセッサＣＰＯ
−１１０がメモリモジエールＭＭ２−１２２を使用する
とき、まずプロセッサからの使用要求に対して同一出力
方路選択のための優先順位の決定及び接続先のメモリモ
ジュール−ＭＭ２−１２２が接続される基本スイッチエ
レメント８１１−３１１へのリンク選択があり、次いで
この選択されたリンクとプロセッサＣＰＯ−１１０の接
続線との交叉点の閉成がある。この交叉点の閉成によシ
フロセッサＣＰＯ−１１０の接続線は基本スイッチエレ
メント８００−３００の交叉点及びリンクを介して基本
スイッチニレメン）８１１−３１１に接続される。この
基本スイッチエレメント８１１−３１１は前述の基本ス
イッチエレメント５ＯＯ＝３００のプロセッサＣＰＯ−
１１０に対する接続動作と同様、まず同一基本スイッチ
エレメントへの他からの入力用接続線すなわち基本スイ
ッチニレメン）８．０１−３０１からのリンクとの優先
順位の決定及び接続先メモリモジュールＭＭ２−１２２
への接続先装置の選択の動作があシ、次いで基本スイッ
チェレメ／）８００−３００から接続されたリンクとメ
モリモジニールＭＭ２−１２２の接続線との交叉点を閉
成するスイッチ制御動作がある。この交叉点の閉成によ
シプロセッサＣＰＯ−１１０はメモリモジュールＭＭ２
−１２２ と接続される。上述の基本スイッチエレメン
トにおけるスイッチ制御動作は基本スイッチエレメント
が内蔵するスイッチコントロー２が実行する。
て、四つの基本スイッチエレメントによシ形成したマト
リクススイッチを使用した一実施例を示すブロック構成
図である。第３図において、四つノプロセッサ（ＣＰｏ
〜ＣＰ３）１１０〜１１３のそれぞれはスイッチマトリ
クス３３を介して四つのメモリモジュール（ＭＭト爪３
）ｘ′２ｏ〜１２３のそれぞれに接続される。基本スイ
ッチエレメントＳＯＯ〜３００及び８０１〜３０１の二
つにはそれぞれプロセッサＣＰＯ−１１０，ＣＰＩ−１
１１及びＣＰ２−１１２゜ＣＰ３−１１３が入力側に、
又基本スイッチエレメント８１０〜３１０及び８１１〜
３１１の二つにはそれぞれメそリモジュールＭＭＯ−１
２０，ＭＭＩ−１２１及びＭＭ２−１２２．ＭＭＳ−１
２３が出力側に接続され、基本スイッチエレメント８０
０−３００．８０１−３０１ Ｏ出力側と基本スイッチ
ニレメン）８１０−３１０゜ａｌｌ−３１１の入力側と
は所定の形式でリンク接続され、プロセッサＣＰＯ−１
１０をメモリそジュールＭＭＯ−１２０−ＭＭ３−１２
３のすべてに接続可能である。例えばプロセッサＣＰＯ
−１１０がメモリモジエールＭＭ２−１２２を使用する
とき、まずプロセッサからの使用要求に対して同一出力
方路選択のための優先順位の決定及び接続先のメモリモ
ジュール−ＭＭ２−１２２が接続される基本スイッチエ
レメント８１１−３１１へのリンク選択があり、次いで
この選択されたリンクとプロセッサＣＰＯ−１１０の接
続線との交叉点の閉成がある。この交叉点の閉成によシ
フロセッサＣＰＯ−１１０の接続線は基本スイッチエレ
メント８００−３００の交叉点及びリンクを介して基本
スイッチニレメン）８１１−３１１に接続される。この
基本スイッチエレメント８１１−３１１は前述の基本ス
イッチエレメント５ＯＯ＝３００のプロセッサＣＰＯ−
１１０に対する接続動作と同様、まず同一基本スイッチ
エレメントへの他からの入力用接続線すなわち基本スイ
ッチニレメン）８．０１−３０１からのリンクとの優先
順位の決定及び接続先メモリモジュールＭＭ２−１２２
への接続先装置の選択の動作があシ、次いで基本スイッ
チェレメ／）８００−３００から接続されたリンクとメ
モリモジニールＭＭ２−１２２の接続線との交叉点を閉
成するスイッチ制御動作がある。この交叉点の閉成によ
シプロセッサＣＰＯ−１１０はメモリモジュールＭＭ２
−１２２ と接続される。上述の基本スイッチエレメン
トにおけるスイッチ制御動作は基本スイッチエレメント
が内蔵するスイッチコントロー２が実行する。
第４図は第３図における基本スイッチエレメント３００
の詳細を示す説明図であシ、第３図における他の基本ス
イッチエレメント３１０，３０１゜３１１も同一の構成
を有する。第４図において、二ＣＤ８ＴＯ、８ＥＬＯ”
） ４２０及び他の−っの入力用接続線群（ＰＲｌｌ、
ＣＲＥＱＩ、ＣＡＣＫＩ、ＣＥＮＤＩ。
の詳細を示す説明図であシ、第３図における他の基本ス
イッチエレメント３１０，３０１゜３１１も同一の構成
を有する。第４図において、二ＣＤ８ＴＯ、８ＥＬＯ”
） ４２０及び他の−っの入力用接続線群（ＰＲｌｌ、
ＣＲＥＱＩ、ＣＡＣＫＩ、ＣＥＮＤＩ。
ＣＩＮＦｌ、ＣＦＵＮｌ、ＣＤ８Ｔ１，８ＢＬ１）４２
１によシ基本スイッチエレメント３００に接続されてい
る。
１によシ基本スイッチエレメント３００に接続されてい
る。
又、二つの出力回路はそれぞれ一つの出力用接続線群（
ＤＰＲＩＯ，ＤＲＥＱ０．ＤＡＣＫＯ，ＤＥＮＤＯ。
ＤＰＲＩＯ，ＤＲＥＱ０．ＤＡＣＫＯ，ＤＥＮＤＯ。
ＤＩＮＦＯ，ＤＦＵＮＯ，ＤＤ８ＴＯ）４３０及び他の
一つの出力接続線群（ＤＰＲＩ １ 、 ＤＲＢＱＩ
、 ＤＡＣＫＩ 。
一つの出力接続線群（ＤＰＲＩ １ 、 ＤＲＢＱＩ
、 ＤＡＣＫＩ 。
ＤＥＮＤＩ 、 ＤＩＮＦＩ 、 ＤＦＵＮＩ 、 Ｄ
ＤＳＴＩ ）４３１ Ｋよシ基本スイッチエレメント３
００に接続されている。二つ宛の入出力回路のそれぞれ
の接続線は基本スイッチエレメントの中で四つの交叉点
をもって入出力それぞれ同一名称同志（頭文字及び末尾
数字を除く）が接続可能で接続線群４２０，４２１゜４
３０．４３１に対する四つの交叉点群４２００ 、４２
０１゜４２１０．４２１１のそれぞれに対してスイッチ
コントローラ８Ｃ００−４００，８ＣＯ１−４０１，８
Ｃ１０−４１０，８Ｃ１１−４１１を有する。入力回路
の接続線ＰＲＩＯ，ＣＲＢＱＯ，ＣＩＮＦＯ，ＣＦＵＮ
ｏ、８ＥＬＯのそれぞれはスイッチコントローラ８ＣＯ
Ｏ−４００及び５ＣＯＩ−４０１の接続端子ＰＲ１，Ｃ
ＲＢＱ、ＤＮ、ＦＵＮ。
ＤＳＴＩ ）４３１ Ｋよシ基本スイッチエレメント３
００に接続されている。二つ宛の入出力回路のそれぞれ
の接続線は基本スイッチエレメントの中で四つの交叉点
をもって入出力それぞれ同一名称同志（頭文字及び末尾
数字を除く）が接続可能で接続線群４２０，４２１゜４
３０．４３１に対する四つの交叉点群４２００ 、４２
０１゜４２１０．４２１１のそれぞれに対してスイッチ
コントローラ８Ｃ００−４００，８ＣＯ１−４０１，８
Ｃ１０−４１０，８Ｃ１１−４１１を有する。入力回路
の接続線ＰＲＩＯ，ＣＲＢＱＯ，ＣＩＮＦＯ，ＣＦＵＮ
ｏ、８ＥＬＯのそれぞれはスイッチコントローラ８ＣＯ
Ｏ−４００及び５ＣＯＩ−４０１の接続端子ＰＲ１，Ｃ
ＲＢＱ、ＤＮ、ＦＵＮ。
ＳＥＬのそれぞれに複式接続され、経路選択信号が転送
される接続線８ＥＬＯとスイッチコントローラ８ＣＯＯ
−４００の接続線８ＥＩ、との間にはインノ（−タを設
は符号“０″を符号″１″に変更して信号をスイッチコ
ントローラ５ＣＯＯ−４００に与える。又、入力回路の
接続線ＰＲＩ １ 、 ＣＲＢＱＩ 、 ＣＩＮＦＩ
、 ＣＦ’ｔＪＮ１ 。
される接続線８ＥＬＯとスイッチコントローラ８ＣＯＯ
−４００の接続線８ＥＩ、との間にはインノ（−タを設
は符号“０″を符号″１″に変更して信号をスイッチコ
ントローラ５ＣＯＯ−４００に与える。又、入力回路の
接続線ＰＲＩ １ 、 ＣＲＢＱＩ 、 ＣＩＮＦＩ
、 ＣＦ’ｔＪＮ１ 。
５ＢＬＩのそれぞれはスイッチコントローラ５ＣＩＯ−
４１０及び５ＣＩＩ−４１１の接続端子ＰＲＩ、ＣＲＥ
Ｑ。
４１０及び５ＣＩＩ−４１１の接続端子ＰＲＩ、ＣＲＥ
Ｑ。
ＤＮ、ＦＵＮ、ＳＥＬのそれぞれに複式接続され、接続
線５ＢＬＩとλインチコントローラ８Ｃ１０−４１０の
接続端子ＳＥＬとの間には前述同様のインバータが設け
られる。接続線ＲＰＲＩＯ及びＲＰＲＯＯはスイッチコ
ントローラ８ＣＯＯ−４００及び８Ｃ１０−４１０両者
の間で鎖回路が組まれた優先順位決定回路であり、二つ
の入力回路の同一出力回路に対すＲＰＲＯＩの両者も直
結される。又、四つのスイッチコントローラはそれぞれ
が関係する交叉点群を接続端子Ｉ（ＯＬＤからの出力を
もって閉成保持する。
線５ＢＬＩとλインチコントローラ８Ｃ１０−４１０の
接続端子ＳＥＬとの間には前述同様のインバータが設け
られる。接続線ＲＰＲＩＯ及びＲＰＲＯＯはスイッチコ
ントローラ８ＣＯＯ−４００及び８Ｃ１０−４１０両者
の間で鎖回路が組まれた優先順位決定回路であり、二つ
の入力回路の同一出力回路に対すＲＰＲＯＩの両者も直
結される。又、四つのスイッチコントローラはそれぞれ
が関係する交叉点群を接続端子Ｉ（ＯＬＤからの出力を
もって閉成保持する。
次に１第３図及び第４図を参照して第４図の接続線の主
要機能について説明する。プロセッサＣＰＯ−１１０（
第３図参照）からの接続線ＣＤ８ＴＯは接続先装置アド
レス信号を転送し、第３図の基本スイッチエレメント構
成（２Ｘ２）の場合、プロセッサＣＰＯ−１１０から転
送される２ビツトのうち上位１ビツトは初段の基本スイ
ッチエレメント５ｏｏ−ａｏｏで絖取られて次設の基本
スイッチエレメントＳ １０−３１０及び８１１−３１
１両者の何れかを選択するのに使用される。メモリモジ
ュールＭＭ２−１２２を選択するときは、接続先装置ア
ドレス信号転送用の接続線ＣＤ８ＴＯに符号″’１０”
が送出される。基本スイッチエレメント８００−３００
は両射符号″′１０”の上位のビット符号゛１”を読み
接続線８ＥＬＯにおける符号″ｌ”としてスイッチコン
トローラ８Ｃ０１−４０１を起動する。出力側で符号″
１”の付く接続線群が基本スイッチエレメント８１１−
３１１の入力側の符号″′０”の付く接続線群とり／り
接続されており、基本スイッチエレメント８０（１−３
００の交叉点群を閉成したとき、プロセッサＣＰＯ−１
１０は基本スイッチエレメント８１１−３１１の入力側
符号゛°０″の接続線群と接続される。次に接続された
基本スイッチエレメント８１１−３１１は前述手順同様
符号″１０”の下位ビット符号″Ｏ”Ｋよシ交叉点群を
閉路してメモリモジエールＭＭ２−１２２がプロセッサ
ＣＰＯ−１１０と接続され、情報の直接授受が可能とな
る。接続線ＣＲＥＱＯ→ＤＲＥ）ＱＯは接続要求信号（
ＲＥＱ）を、接続線ＤＡＣＫＯ→ＣＡＣＫＯは前記要求
信号（ＲＥＱ）に対する接続確認信号（ＡＣＫ）を、そ
れぞれ授受し、次いで接続線ＣＩＮＦＯ４−ＤＩＮＦ’
０間で情報の授受が行われる。
要機能について説明する。プロセッサＣＰＯ−１１０（
第３図参照）からの接続線ＣＤ８ＴＯは接続先装置アド
レス信号を転送し、第３図の基本スイッチエレメント構
成（２Ｘ２）の場合、プロセッサＣＰＯ−１１０から転
送される２ビツトのうち上位１ビツトは初段の基本スイ
ッチエレメント５ｏｏ−ａｏｏで絖取られて次設の基本
スイッチエレメントＳ １０−３１０及び８１１−３１
１両者の何れかを選択するのに使用される。メモリモジ
ュールＭＭ２−１２２を選択するときは、接続先装置ア
ドレス信号転送用の接続線ＣＤ８ＴＯに符号″’１０”
が送出される。基本スイッチエレメント８００−３００
は両射符号″′１０”の上位のビット符号゛１”を読み
接続線８ＥＬＯにおける符号″ｌ”としてスイッチコン
トローラ８Ｃ０１−４０１を起動する。出力側で符号″
１”の付く接続線群が基本スイッチエレメント８１１−
３１１の入力側の符号″′０”の付く接続線群とり／り
接続されており、基本スイッチエレメント８０（１−３
００の交叉点群を閉成したとき、プロセッサＣＰＯ−１
１０は基本スイッチエレメント８１１−３１１の入力側
符号゛°０″の接続線群と接続される。次に接続された
基本スイッチエレメント８１１−３１１は前述手順同様
符号″１０”の下位ビット符号″Ｏ”Ｋよシ交叉点群を
閉路してメモリモジエールＭＭ２−１２２がプロセッサ
ＣＰＯ−１１０と接続され、情報の直接授受が可能とな
る。接続線ＣＲＥＱＯ→ＤＲＥ）ＱＯは接続要求信号（
ＲＥＱ）を、接続線ＤＡＣＫＯ→ＣＡＣＫＯは前記要求
信号（ＲＥＱ）に対する接続確認信号（ＡＣＫ）を、そ
れぞれ授受し、次いで接続線ＣＩＮＦＯ４−ＤＩＮＦ’
０間で情報の授受が行われる。
記憶情報に対する読出／’ｉ込の区別を含む機能識別信
号は接続線ＣＦＵＮＯ→Ｄ ＦＵＮ Ｏを介して転送さ
れ、接続処理が終了したときメモリモジュールＭＭ２−
１２２ から基本スイッチエレメントａｌｌ−３１１、
８００−３００を介して接続線ＤＥＮＤＯ→ＣＢＮＤＯ
によりプロセッサＣＰＯ−１１０に接続終了信号（ＥＮ
Ｄ）を転送し、次いで接続線ＣＦＵＮＯ→ＤＦＵＮＤＫ
よシ接続路解除信号（ＦＵＮ＝１ ）が転送されたとき
接続路が解放される。
号は接続線ＣＦＵＮＯ→Ｄ ＦＵＮ Ｏを介して転送さ
れ、接続処理が終了したときメモリモジュールＭＭ２−
１２２ から基本スイッチエレメントａｌｌ−３１１、
８００−３００を介して接続線ＤＥＮＤＯ→ＣＢＮＤＯ
によりプロセッサＣＰＯ−１１０に接続終了信号（ＥＮ
Ｄ）を転送し、次いで接続線ＣＦＵＮＯ→ＤＦＵＮＤＫ
よシ接続路解除信号（ＦＵＮ＝１ ）が転送されたとき
接続路が解放される。
第５図は第４図のスイッチコントローラ８ＣＯＯ−４０
０の詳細を示す回路図である。第５図において、スイッ
チコントローラ５ＣＯＯ−４００はデコーダ（ＤＥＣ）
５１０ 、遅延回路（ＤＥＬ）５１１゜装置番号レジス
タ（ＤＵＲ）５２０．照合回路（λ蹟αの論理和回路５
６４・５６５、選択回路（８１）７５ｏを備え、図面内
の接続線の符号名称は第４図と同一名称である。
０の詳細を示す回路図である。第５図において、スイッ
チコントローラ５ＣＯＯ−４００はデコーダ（ＤＥＣ）
５１０ 、遅延回路（ＤＥＬ）５１１゜装置番号レジス
タ（ＤＵＲ）５２０．照合回路（λ蹟αの論理和回路５
６４・５６５、選択回路（８１）７５ｏを備え、図面内
の接続線の符号名称は第４図と同一名称である。
デコーダ回路（ＤＥＣ）５１０は接続端子ＦＵＮから入
力する４ビット符号を変換した機能識別信号のうち交叉
点閉成要求信号ＦＵＮ＝Ｏ、交叉点解除信号ＦＵＮ＝１
． 装置番号セラ）Ｆ’ＵＮ＝２の三つを識別し、接続
端子ＣＲＥＱから接続要求信号（ＲＥＱ）の入力があっ
たとき、前記三つの機能識別信号のうち一つを出力する
。装置番号レジスタ（ＤＮＲ）５２０は接続線ＣＩＮＦ
−の情報信号の中から接続端子’ＤＮを介して取込んだ
接続先装置のメモリモジュールＭＭ−の番号を、前述の
デコーダ回路（ＤＥＣ）５１０からの装置番号セット信
号と接続端子８ＥＬからの経路選択信号との両者の入力
があったとき、比較回路（ＣＯＭＰ）５４１の端子工に
出力する。照合回路（ＭＡＴ（Ｊ（）ｓ３ｏ＋ま接続端
子ＲＰＲＩＮから入力した優先度信号を端子りに、又接
続端子ＰＲＩから入力した優先度信号を端子Ｅにそれぞ
れ入力しこれらの優先度信号が一致したとき端子Ｆに符
号″１”な出力する。第１の比較回路（ＣＯＭＰ）５４
１は接続端子ＲＰＲＩＮから入力した接続先装置番号Ｄ
Ｎを端子Ｈに、又装置番号レジスタ（ＤＮＲ）５２０の
出力を端子Ｉにそれぞれ入力し、この入力両者の関係が （端子Ｈからの入力番号）≧（端子Ｉからの入力番号） であるとき、端子Ｊに符号″１”を出力する。第２の比
較回路（ＣＯＭＰ）５４２は接続端子ＲＰＲＩＮから入
力した優先度信号を端子Ｘに、又接続端子ＰＲＩから入
力した優先度信号を端子Ｙにそれぞれ入力し、この入力
した両者関係が （端子Ｘの優先度）≦（端子ｒの優先度）にあるとき、
端子ＺＫ符号″１”を出力する。第１のＤフリップフロ
ップ回路５５１は、論理積回路５６１をゲート回路とし
て端子＃１０にデコーダ回路（ＤＥＣ）５１０からの交
叉点閉成要求信号ＦＵＮ ＝ ０．端子ｌ１１１に接続
端子ＢＵＳＹからの使用中信号を変換した使用可能信号
、端子＃１２に接続端子ＳＥＬからの経路選択信号を三
者共に入力したときの出力を端子ＣＫクロック信号とし
てして端子Ｑから出力する。第２のＤフリップフロラプ
回路５５２はゲート回路として論理積回路５６２が遅延
回路（ＤＥＬ）５１１を介して入力する接続要求信号と
、Ｄ７リツプ７０ツブ回路５５１の出力信号との両者が
符号″１′”のときの出力なり（、ＣＯＭＰ）５４１の
端子Ｊの出力が共に符号″′１”のときの出力を符号゛
′１″とする論理積回路５６３の出力を端子りに入力し
、次のクロック信号まで状態をＪ＆：Ｊｌて端子Ｑへ出
力する。選択回路（ＳＥＬ）５７０は接続端子Ｓに符号
″０”が入力するとき接続端子Ａの入力が接続端子ＣＫ
出力し、接続端子ＳＫ符号″１″が入力したときは接続
端子Ｂの入力が接続端子Ｃに出力する。このことは、自
己が高い優先度を持し且つ他のプロセッサと同一９メモ
リモｔジユールの接続を要求したとき、自己の選択回路
（ＳＥＬ）５７０は接続端子ＰＲＩからの入力を接続端
子ＲＰＲＯに出力し、他との鎖目路を介して接続端子Ｒ
ＰＲＩＮに戻すので、照合回路（ＭＡＴ Ｃ）１ ）５
３０の出力端子Ｆには一致出力が１”が得られ、ゲート
回路の論理積回路５６３及びＤフリップフロラプ回路５
５２を介し関係する交叉点群を閉じる。この閉じた交叉
点の解除は、接続端子８ＢＬに経路選択信号があシ且つ
接続端子ＦＵＮから交叉点解除信号ＦＵＮ＝１の入力が
あるとき、論理和回路５６４を介してＤフリップフロッ
プ回路５５１及び５５２の端子Ｒ８Ｔから復旧信号（Ｒ
ＡＴ）を入力することによる。又、接続端子ＢＵＳＹに
は論理和回路５６５を介してＤフリップフロップ５５１
及び５５２に出力として符号″１”があるとき、使用中
が表示される。
力する４ビット符号を変換した機能識別信号のうち交叉
点閉成要求信号ＦＵＮ＝Ｏ、交叉点解除信号ＦＵＮ＝１
． 装置番号セラ）Ｆ’ＵＮ＝２の三つを識別し、接続
端子ＣＲＥＱから接続要求信号（ＲＥＱ）の入力があっ
たとき、前記三つの機能識別信号のうち一つを出力する
。装置番号レジスタ（ＤＮＲ）５２０は接続線ＣＩＮＦ
−の情報信号の中から接続端子’ＤＮを介して取込んだ
接続先装置のメモリモジュールＭＭ−の番号を、前述の
デコーダ回路（ＤＥＣ）５１０からの装置番号セット信
号と接続端子８ＥＬからの経路選択信号との両者の入力
があったとき、比較回路（ＣＯＭＰ）５４１の端子工に
出力する。照合回路（ＭＡＴ（Ｊ（）ｓ３ｏ＋ま接続端
子ＲＰＲＩＮから入力した優先度信号を端子りに、又接
続端子ＰＲＩから入力した優先度信号を端子Ｅにそれぞ
れ入力しこれらの優先度信号が一致したとき端子Ｆに符
号″１”な出力する。第１の比較回路（ＣＯＭＰ）５４
１は接続端子ＲＰＲＩＮから入力した接続先装置番号Ｄ
Ｎを端子Ｈに、又装置番号レジスタ（ＤＮＲ）５２０の
出力を端子Ｉにそれぞれ入力し、この入力両者の関係が （端子Ｈからの入力番号）≧（端子Ｉからの入力番号） であるとき、端子Ｊに符号″１”を出力する。第２の比
較回路（ＣＯＭＰ）５４２は接続端子ＲＰＲＩＮから入
力した優先度信号を端子Ｘに、又接続端子ＰＲＩから入
力した優先度信号を端子Ｙにそれぞれ入力し、この入力
した両者関係が （端子Ｘの優先度）≦（端子ｒの優先度）にあるとき、
端子ＺＫ符号″１”を出力する。第１のＤフリップフロ
ップ回路５５１は、論理積回路５６１をゲート回路とし
て端子＃１０にデコーダ回路（ＤＥＣ）５１０からの交
叉点閉成要求信号ＦＵＮ ＝ ０．端子ｌ１１１に接続
端子ＢＵＳＹからの使用中信号を変換した使用可能信号
、端子＃１２に接続端子ＳＥＬからの経路選択信号を三
者共に入力したときの出力を端子ＣＫクロック信号とし
てして端子Ｑから出力する。第２のＤフリップフロラプ
回路５５２はゲート回路として論理積回路５６２が遅延
回路（ＤＥＬ）５１１を介して入力する接続要求信号と
、Ｄ７リツプ７０ツブ回路５５１の出力信号との両者が
符号″１′”のときの出力なり（、ＣＯＭＰ）５４１の
端子Ｊの出力が共に符号″′１”のときの出力を符号゛
′１″とする論理積回路５６３の出力を端子りに入力し
、次のクロック信号まで状態をＪ＆：Ｊｌて端子Ｑへ出
力する。選択回路（ＳＥＬ）５７０は接続端子Ｓに符号
″０”が入力するとき接続端子Ａの入力が接続端子ＣＫ
出力し、接続端子ＳＫ符号″１″が入力したときは接続
端子Ｂの入力が接続端子Ｃに出力する。このことは、自
己が高い優先度を持し且つ他のプロセッサと同一９メモ
リモｔジユールの接続を要求したとき、自己の選択回路
（ＳＥＬ）５７０は接続端子ＰＲＩからの入力を接続端
子ＲＰＲＯに出力し、他との鎖目路を介して接続端子Ｒ
ＰＲＩＮに戻すので、照合回路（ＭＡＴ Ｃ）１ ）５
３０の出力端子Ｆには一致出力が１”が得られ、ゲート
回路の論理積回路５６３及びＤフリップフロラプ回路５
５２を介し関係する交叉点群を閉じる。この閉じた交叉
点の解除は、接続端子８ＢＬに経路選択信号があシ且つ
接続端子ＦＵＮから交叉点解除信号ＦＵＮ＝１の入力が
あるとき、論理和回路５６４を介してＤフリップフロッ
プ回路５５１及び５５２の端子Ｒ８Ｔから復旧信号（Ｒ
ＡＴ）を入力することによる。又、接続端子ＢＵＳＹに
は論理和回路５６５を介してＤフリップフロップ５５１
及び５５２に出力として符号″１”があるとき、使用中
が表示される。
以上説明したように１本発明によればそれぞれ二つのプ
ロセッサ及びメモリモジ゛ｓ、−ＩＬ／Ｙ収容してそれ
ぞれ何れの一つ宛とも交叉点群を介して接続できる基本
スイッチエレメントを複数個備え、これら基本スイッチ
エレメントをリンク接続してスイッチマトリクスな構成
することにより増設単位を小さくして経済化がはかれる
と共に増設を容易にすることができるという効果が得ら
れる。
ロセッサ及びメモリモジ゛ｓ、−ＩＬ／Ｙ収容してそれ
ぞれ何れの一つ宛とも交叉点群を介して接続できる基本
スイッチエレメントを複数個備え、これら基本スイッチ
エレメントをリンク接続してスイッチマトリクスな構成
することにより増設単位を小さくして経済化がはかれる
と共に増設を容易にすることができるという効果が得ら
れる。
気１図は従来のマルチプロセッサ結合方式の一例を示す
ブロック図、第２図は第１図に示される制御部の詳細を
示す機能ブロック図、第３図は本発明によるマルチプロ
セッサ結合方式の一実施例を示すブロック図、第４図は
第３図における基本スイッチエレメントの詳細を示す説
明図、又第５図は第４図におけるスイッチコントローラ
の詳細を示す回路図である。 ３３・・・・・・スイッチマトリクス、１１０，１１１
゜１１２．１１３・・・・・・プロセッサ、１２０，１
２１，１２２゜１２３・・・・・・メモリモジニール、
３００，３０１，３１０゜３１１・・・・・・基本スイ
ッチエレメント、４００゜４０１．４１０，４１１・・
・・・・スイッチコントローラ、４２０．４２１・・・
・・・入力用接続線群、４３０，４３１・・・・・・出
力用接続線群、４２００，４２０１，４２１０．４２１
１・・・・・・交叉点群、ＨＯＬＤ・・・・・・接続端
子（交叉魚群閉成保持）、ＲＰＲＩＯ、ＲＰＲＩ １
、 ＲＰＲＯＯ、ＲＰＲＯＩ・・・・・・接続線（優先
順位決定回路）。
ブロック図、第２図は第１図に示される制御部の詳細を
示す機能ブロック図、第３図は本発明によるマルチプロ
セッサ結合方式の一実施例を示すブロック図、第４図は
第３図における基本スイッチエレメントの詳細を示す説
明図、又第５図は第４図におけるスイッチコントローラ
の詳細を示す回路図である。 ３３・・・・・・スイッチマトリクス、１１０，１１１
゜１１２．１１３・・・・・・プロセッサ、１２０，１
２１，１２２゜１２３・・・・・・メモリモジニール、
３００，３０１，３１０゜３１１・・・・・・基本スイ
ッチエレメント、４００゜４０１．４１０，４１１・・
・・・・スイッチコントローラ、４２０．４２１・・・
・・・入力用接続線群、４３０，４３１・・・・・・出
力用接続線群、４２００，４２０１，４２１０．４２１
１・・・・・・交叉点群、ＨＯＬＤ・・・・・・接続端
子（交叉魚群閉成保持）、ＲＰＲＩＯ、ＲＰＲＩ １
、 ＲＰＲＯＯ、ＲＰＲＯＩ・・・・・・接続線（優先
順位決定回路）。
Claims (1)
- 複数のプロセッサと複数のメモリ上ｌジュールとをマト
リクススイッチを介して接続するマルチプロセッサ結合
方式において、前記マトリクススイッチはそれぞれが二
つの入力用接続線群と二つの出力用接続線群とを収容し
入出力それぞれの一線群を交叉点で接続するスイッチ機
能を有する基本スイタチエレメントの複数により形成さ
れ、この一つの基本スイッチエレメントが二つの前記入
力用接続線群から同一の出力用接続線群への接続要求を
受けたときあらかじめ定めた優先度に従って前記二つの
入力用接続線群から一つを選択する優先順位決定回路を
形成し且つ入力した接続先装置アドレスに従った一つの
出力用接続線群を選択して前記の選択された一つの入力
用接続線群との交叉点を閉成するスイッチコントローラ
を備え、前記基本スイッチエレメントの出力用接続線群
と他の基本スイッチエレメントの入力用接続線群と出力
用接続線群に前記メモリモジュールを接続したことを特
徴とするマルチプロセッサ結合方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13143283A JPS6022266A (ja) | 1983-07-19 | 1983-07-19 | マルチプロセツサ結合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13143283A JPS6022266A (ja) | 1983-07-19 | 1983-07-19 | マルチプロセツサ結合方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022266A true JPS6022266A (ja) | 1985-02-04 |
| JPH0118466B2 JPH0118466B2 (ja) | 1989-04-05 |
Family
ID=15057818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13143283A Granted JPS6022266A (ja) | 1983-07-19 | 1983-07-19 | マルチプロセツサ結合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022266A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01270901A (ja) * | 1988-04-21 | 1989-10-30 | Tokyo Rika Kikai Kk | 濃縮乾燥装置 |
| JPH03206547A (ja) * | 1990-01-09 | 1991-09-09 | Nissan Motor Co Ltd | クロスバーネットワーク装置 |
| JPH0512117A (ja) * | 1991-07-04 | 1993-01-22 | Toshiba Corp | キヤツシユ一致化方式 |
| EP1615135A2 (en) * | 2004-07-07 | 2006-01-11 | Sychip Inc. | Sharing single host controller with multiple functional devices |
-
1983
- 1983-07-19 JP JP13143283A patent/JPS6022266A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01270901A (ja) * | 1988-04-21 | 1989-10-30 | Tokyo Rika Kikai Kk | 濃縮乾燥装置 |
| JPH03206547A (ja) * | 1990-01-09 | 1991-09-09 | Nissan Motor Co Ltd | クロスバーネットワーク装置 |
| JPH0512117A (ja) * | 1991-07-04 | 1993-01-22 | Toshiba Corp | キヤツシユ一致化方式 |
| EP1615135A2 (en) * | 2004-07-07 | 2006-01-11 | Sychip Inc. | Sharing single host controller with multiple functional devices |
| EP1615135A3 (en) * | 2004-07-07 | 2006-04-12 | Sychip Inc. | Sharing single host controller with multiple functional devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0118466B2 (ja) | 1989-04-05 |
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