SU734653A1 - Коммутатор процессоров - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может найти применение при построении многопроцессорных вычислительных систем высокой производительности.

Известна многопроцессорна  вычислительна  машина с высокой степенью параллелизма , в которой дл  передачи информации между группами процессоров используютс  специальные групповые переключатели 1.

Недостатком данной вычислительной машины  вл етс  невозможность одновременной передачи глобальной команды дл  распараллеливани  вычислений в процессоры, расположенные в различных группах, а таКже организации много русной структуры, что понижает производительность и надежность машины и сужает ее функциональные возможности.

Наиболее близким техническим решением к предлагаемому  вл етс  многопроцессорна  вычислительна  машина, содержаша  регистр идентификации, адреса, регистр команд , регистр запросов, внутригрупповой и межгрупповой регистры св зи, блок управлени , блоки идентификации уровней команд внутригрупповой и межгрупповой св зи.

причем первый выход внутригруппового регистра св зи соединен с первым входом межгруппового регистра св зи, первым входом блока управлени  и первым входом регистра запросов, первый вход внутригруппового регистра св зи объединен со вторым входом межгруппового регистра, вторым входом регистра запросов, первым входом регистра команд и подключен к первому выходу блока управлени , первый выход межгруппового регистра св зи подключен ко второму входу внутригруппового регистра св зи, второму входу блока управлени  и второму входу регистра команд, третий вход внутригруппового регистра св зи подключен к выходу блока идентификации уровней

5 команд внутригрупповой св зи, вход-выход которого соединен с первым входом-выходом блока управлени , четвертый вход внутригруппового регистра св зи соединен с первым выходом регистра команд, второй выход которого подключен к третьему входу

20 блока управлени , третий вход межгруппового регистра св зи подключен к первому выходу регистра запросов, второй выход которого соединен с четвертым входом блока управлени , четвертый вход межгруппоBoro регистра св зи соединен с выходом блока идентификации уровней команд межгрупповой св зи, вход-выход которого подключен ко второму входу-выходу блока управлени , третий вход-выход которого соединен со входом-выходом регистра идентификации адреса 2.

Недостатком такой вычислительной машины  вл етс  необходимость выбора свободного идентификатора уровн  при каждом обращении к процессору после разрыва р да последовательных обращений, например в св зи с временным изменением адресата . Это объ сн етс  тем, что в устройстве может быть зафиксирована в Виде пары идентификаторов только одна проложенна  св зь (сформированна  последней при одновременном аннулировании св зи, проложенной ранее). Кроме того, невозможно зафиксировать освобождение идентификаторов аннулированных св зей (возможно только по специальной команде разрушени  св зи , котора  должна заканчивать любой сеанс св зи). Указанный недостаток существенно ограничивает уровень распараллеливани  процесса вычислений и управлени  в многопроцессорной вычислительной машине и ее производительность из-за задержек при организации процесса обмена информации между группами процессоров.

Цель изобретени  - устранение указанного недостатка, а именно повышение эффективности обмена информацией между процессорами многопроцессорной цифровой вычислительной машины.

Поставленна  цель достигаетс  тем, что в устройство введены первый и второй блок регистровой пам ти и первый и второй дешифраторы , причем выход первого блока регистровой пам ти соединен с п тым входом внутригруппового регистра св зи, перцый вход первого блока регистровой пам ти подключен ко второму выходу блока управлени , второй вход первого блока регистровой пам ти соединен с первым входом второго блока регистровой пам ти и подключен к третьему выходу блока управлени , а третий вход первого блока регистровой пам ти подключен к выходу первого дешифратора , вход которого подсоединен ко второму выходу межгруппового регистра св зи, выход второго блока регистровой пам ти подключен к п тому входу межгруппового регистра св зи, второй вход второго блока регистровой пам ти подключен к четвертому выходу блока управлени , а третий вход второго блока регистровой пам ти подключен к выходу второго дешифратора, вход которого подключен к четвертому выходу внутригруппового регистра св зи.

На чертеже представлена схема предлагаемого коммутатора процессоров.

Схема устройства содержит регистр 1 идентификации адреса, внутригрупповой регистр 2 св зи, межгрупповой регистр 3 св зи , регистр 4 команд, регистр 5 запросов, блок 6 управлени , блок 7 идентификации уровней команд внутригрупповых св зей, блок 8 идентификации уровней команд межгрупповых св зей, первый блок 9 регистровой пам ти (идентификаторов внутригрупповых св зей), второй блок 10 регистровой пам ти (идентификаторов межгрупповых св зей), второй дешифратор 11 (идентификаторов внутригрупповых св зей), первый

в дешифратор 12 (идентификаторов межгрупповых св зей).

Выход регистра 1 идентификации адреса соединен с входом блока 6 управлени , второй выход которого подключен к входу этого же регистра. Первый выход внутригруппового регистра 2 св зи соединен с первым входом регистра 5 запросов, с первым входом межгруппового регистра 3 св зи и вторым входом блока 6 управлени . Первый выход межгруппового регистра 3 св зи соединен с первым входом регистра 4 команд, третьим входом блока 6 управлени  и вторым входом внутригруппового регистра 2 св зи. Первый и второй выходы регистра 4 команд соединены соответственно с первым входом внутригруппового регистра 2 св зи и с первым входом блока 6 управлени . Первый и второй выходы регистра 5 запросов соединены соответственно со вторым входом межгруппового регистра 3 св зи и с

0 четвертым входом блока 6 управлени . Первый выход блока 6 управлени  соединен со вторым входом регистра 4 команд, третьим входом внутригруппового регистра 2 св зи, третьим входом межгруппового регистра 3 св зи и со вторым входом регистра 5 запросов. Третий и четвертый выходы блока 6 управлени  соединены соответственно с первым входом блока 7 идентификации уровней команд внутригрупповых св зей и с первым входом блока 8 идентификации

0 уровней команд межгрупповых св зей. Первые выходы блока 7 идентификации уровней команд внутригрупповых св зей и блока 8 идентификации уровней команд межгрупповых св зей соединены соответственно с шестым и седьмым входами блока 6 управлени . Второй выход блока 7 идентификации уровней команд внутригрупповых св зей соединен с четвертым входом внутригруппового регистра 2 св зи. Второй выход блока 8 идентификации уровней команд меж0 групповых св зей соединен с четвертым входом межгруппового регистра 3 св зи. Выход блока 9 регистровой пам ти идентификаторов внутригрупповых св зей соединен с п тым входом внутригруппового регистра 2 св зи,-второй выход которого соединен с

входом дешифратора 11 идентификаторов внутригрупповых св зей. Выход блока 10 регистровой пам ти идентификаторов межгрупповых св зей соединен с п тым входом

межгруппового регистра 3 св зи, второй выход которого соединен со входом дешифратора 12 идентификаторов межгрупповых св зей. П тый выход блока 6 управлени  соединен с нулевыми входами блока 9 регистровой пам ти идентификаторов внутригрупповых св зей и блока 10 регистровой пам ти идентификаторов межгрупповых св зей, с управл ющими входами которых соединены соответственно выходы дешифратора 12 идентификаторов межгрупповых св зей и дешифратора 11 идентификаторов внутригрупповых св зей. Информационные входы блоков 9 и 1(3 подключены соответственно к шестому и седьмому выходам блока 6 управлени .

Коммутатор процессоров многопроцессор ной ЦВМ работает следующим образом.

При передаче информации от одного процессора к другому через модуль коммутации как с межблочной шины на межгрупповую , так и наоборот производитс  замена сопровождающего команду идентификатора на соответствующий ему идентификатор, используемый в другой шине. В процессе первичной установки св зи между процессорами идентификатор, сопровождающий соответствующую команду, замен етс  в модуле коммутации первым свободным идентификатором , который выбираетс  в соответствующем блоке идентификации уровней команд . При этом выбранный идентификатор запоминаетс  в одноименном блоке регистровой пам ти идентификаторов, а именно в регистре, номер которого определ етс  идентификатором , полученным вместе с командой . Кроме того, поступивший вместе с командой идентификатор записываетс  в другом блоке регистровой пам ти идентификаторов (в. регистр, номер которого определ етс  уже выбранным свободным идентификатором ). Таким образом, в блоках регистровой пам ти фиксируетс  установленна  св зь между процессорами путем запоминани  пары соответствующих друг другу идентификаторов (дл  двух щин - межблочной и межгрупповой), относ щихс  к одному каналу св зи. Этим обеспечиваетс  возможность длительного хранени  идентификаторов сформированного пути, вплоть до его разрушени , производимого по специальной комауде. При очередной передаче информации между процессорами по этому пути производитс  замена идентификатора, сопровождающего порцию информации на сопоставленный ему ранее идентификатор, выбираемый с помощью соответствующего дешифратора из соответствующего блока регистровой пам ти идентификаторов. Если через данный коммутатор устанавливаетс  нова  св зь между другими процессорами, то блоком идентификации уровней команд требуемого типа выбираетс  очередной свободный идентификатор. Вновь поступившие и выбранные идентификаторы запоминаютс 

указанным способом в других регистрах соответствующих блоков регистровой пам ти идентификаторов, сохран   зафиксированные ранее пары идентификаторов, благодар  чему не разрушаютс  существующие св зи . Фиксируемые в модуле коммутации св зи между процессорами должны быть организованы в виде таблицы пар идентификаторов , состо щей из двух столбцов, причем в одном столбце записываетс  идентификатор , сопровождающий информацию, идущую по межблочной шине, а в другом столбце идентификатор, используемый в межгрупповой шине; Количество строк таблицы определ етс  максимально возможным числом каналов, которые могут быть проложены через данный коммутатор.

Поиск может вестисть по любому из столбцов в зависимости от направлени  передачи . Обрашение к таблице ведетс  по входному идентификатору, определ ющему строку , в которой либо должен быть зафиксирован (в режиме первичной прокладки св зи) либо хранитьс  (в режиме обмена информацией ) соответствующий ему выходной идентификатор . Если все строки таблицы заполнены , т. е. все возможные каналы св зи через данный коммутатор уже проложены, то на очередную команду установки св зи коммутатор отвечает отказом. В этом случае процессор, исполн ющий функции диспетчера системы, должен разрушить те св зи , которые в данный момент наименее активно используютс . По получении команды о разрушении св зи соответствующие строки таблицы очищаютс . Освободившиес  идентификаторы в блоках идентификации уровней команд фиксируютс  в качестве свободных . Замена идентификаторов при передаче информации через коммутатор по установленному уже каналу св зи производитс  одинаково в обоих направлени х. Поэтому можно рассмотреть только передачу информации, например, с межгруппового регистра 3 св зи на внутригрупповой регистр 2 св зи, т. е. с межгрупповой шины на межблочную. При поступлении соответствующей команды передачи информации в межгрупповой регистр 3 св зи с его второго выхода сопровождающий команду идентификатор подаетс  на вход дешифратора 12 идентификаторов межгрупповых св зей. Дешифратор 12 преобразует двоичный код идентификатора в унитарный код, который поступает на управл ющий вход блока 9 регистровой пам ти идентификаторов внутригрупповых св зей. Из выделенного таким образом регистра блока 9 считываетс  выбранный ранее свободный идентификатор, соответствующий полученному идентификатору из межгруппового регистра 3 св зи. Считываемый идентификатор будет использоватьс  дл  сопровождени  передаваемой информации по установленному каналу св зи в межблочной шине . Дл  этого он подаетс  с выхода блока 9

на п тый вход внутригруппового регистра 2 св зи. При поступлении в межгрупповой регистр 3 св зи команды установки св зи в блоке 7 идентификации уровней команд внутригрупповых св зей определ етс  первый свободный идентификатор и фиксируетс  зан тость выбранного идентификатора. Двоичный код выбранного идентификатора с выхода блока 7 передаетс  в, блок 6 управлени , во внутригрупповой регистр 2 св зи и далее вместе с командой в межблочную шину . Из блока 6 управлени  двоичный код выбранного идентификатора подаетс  на информационный вход блока 9 регистровой пам ти идентификаторов внутригрупповых св зей. Дешифратор 12 идентификаторов межгрупповых св зей преобразует двоичный код, поступивший из межгрупповой шины идентификатора в унитарный код, который с выхода дешифратора12 подаетс  на управл юший вход блока 9. Таким образом, вновь выбранный идентификатор записываетс  в блоке 9 в регистр, пор дковый номер которого соответствует унитарному коду идентификатора, поступившего с дешифратора 12. Дл  обеспечени  передачи информации в обратном направлении вновь установленному каналу св зи через данньш коммутатор должна быть осушествлена запись полученного с межгрупповой шины идентификатора в соответствуюший регистр блока 10 регистровой пам ти идентификаторов межгрупповых св зей. Дл  этого двоичный код BiiOBb выбранного идентификатора с выхода внутригруппового регистра 2 св зи подаетс  на вход дешифратора 11 идентификаторов внутригрупповых св зей. С выходка дешифратора 11 унитарный код выбранного идентификатора поступает на управл ющий вход блока 10 и определ ет пор дковый номер регистра блока 10, в который записываетс  двоичный код полученного с межгрупповой шины идентификатора, поскольку он подаетс  из межгруппового регистра 3 св зи через блок 6 управлени  на информационный вход блока 10. Благодар  запоминанию в регистрах блоков 9 и 10 соответствующих друг другу идентификаторов, становитс  возможной передача информации по установленному каналу св зи в оба направлени  без дополнительных затрат времени на установку св зи с требуемым процессором. Канал св зи, проложенный через данный модуль коммутации, разрушаетс  при получении соответствующей команды. Разрущение канала св зи означает, что оба идентификатора , хран щиес  в блоках 9 и 10, должны быть стерты, а сама команда разрушени  св зи должна быть передана далее по каналу св зи через данный коммутатор. При поступлении этой команды в межгрупповой регистр 3 св зи сопровождающий ее идентификатор подаетс  на вход дешифратора 12 идентификаторов межгруппрвых св зей. Унитарный код с выхода дешифратора 12, подаваемый на управл ющий вход блока 9 регистровой, пам ти идентификаторов внутригрупповых св зей, определ ет пор дковый номер регистра, из которого считываетс  идентификатор. Этот идентификатор с выхода блока 9 подаетс  на вход внутригруппового регистра 2 св зи, в который также записываетс  команда из межгруппового регистра 3 св зи. Одновременно в выделенном регистре .блока 9 осуществл етс  стирание информации путем подачи управл ющих

о сигналов из блока 6 управлени  на нулевой вход блока 9. Нар ду с этим двоичный код идентификатора, записанный во внутригрупповой регистр 2 св зи, с его выхода поступает на вход дещифратора 11. Унитарный

код идентификатора с выхода дещифратора 11 поступает на управл ющий вход блока 10. Из блока б управлени  на нулевой вход блока 10 подаютс  управл ющие сигналы дл  стирани  информации в выбранном регистре. Кроме того, оба идентификатора в блоках 7 и 8 фиксируютс  в качестве свободных идентификаторов и могут быть использованы дл  установлени  нового канала св зи через данный коммутатор.

J Предлагаемый коммутатор позвол ет устанавливать новые каналы св зи при сохранении уже установленных св зей между процессорами через данный коммутатор, что предотвращает характерные дл  известного устройства потери свободных идентификаторов уровн  при прерывании обмена информацией между процессорами, что значительно расшир ет функциональные возможности машины и повышает ее производительность при организации параллельного группового обмена, так как увеличивает число одновременно существующих каналов св зи между группами процессоров, которое может быть равно сумме идентификаторов, используемых во всех коммутаторах. Это позвол ет процессору - диспетчеру вычислительной машины более щироко осуществл ть распараллеливание вычислительного процесса между группами процессоров. Кроме того, в коммутаторе по каждому из существующих каналов св зи можно передавать информацию в оба направлени  без

дополнительных команд установки св зи перед каждым сеансом св зи. Это существенно уменьщает врем , затрачиваемое на обмен информацией и повыщает производительность машины.

Claims (1)

1. Koczela L.J., Wang G. Y. the designs of higtly parallel computer organization . TEEE. Trans. 1969, June, C-18, №6.

2, Авторское свидетельство СССР по за вке № 2312667, G 06 F 3/04, 13.03.77 (прототип ).

4

/2

и