JPS58222640A - 転送装置 - Google Patents
転送装置Info
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- JPS58222640A JPS58222640A JP57106453A JP10645382A JPS58222640A JP S58222640 A JPS58222640 A JP S58222640A JP 57106453 A JP57106453 A JP 57106453A JP 10645382 A JP10645382 A JP 10645382A JP S58222640 A JPS58222640 A JP S58222640A
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- packet
- output
- input
- buffer section
- bit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3018—Input queuing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3027—Output queuing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数のパケットを転送するシステムに関する。
近年ＬＳＩの発達によシ複数のプロセッサを大量に用い
て、大きな仕事を分担して処理を行なうことで性能の向
上をはかるマルチプロセッサシステムが有力になりて来
た。マルチプロセッサシステムでは複数のプロセッサの
間でデータを授受しながら処理を行なうのでプロセッサ
間のデータ転送方法が性能に大きく影響する。従来行な
われていた方法として、クロスバ−スイッチ方式と多段
ネットワーク方式がある。クロスバ−スイッチ方式は、
任意の入力から任意の出力へ接続することができるので
高性能であるが、回路素子数がプロセッサ数（Ｎ）に対
しＮ１のオーダーで増大しコスト高となってしまう。又
、多段ネットワーク方式は前述のクロスバ−スイッチの
小入力（多くは２人力×２出力）のものを多段に接続す
るもので、性本 能はクロスバ−スイッチ方式と同等でコスはＮｌｏｇＮ
のオーダーであるので性能／価格比の優れた方式である
。しかし、多段ネットワーク方式でも従来性なわれてい
た方式は、全体の径路を定める制御回路が集中化されて
制御が複雑になることと２つの異なるプロセッサが同一
のプロセッサへパケットを転送しようとするとｖＥ笑が
起シ性能、が低下するという欠点があった。
て、大きな仕事を分担して処理を行なうことで性能の向
上をはかるマルチプロセッサシステムが有力になりて来
た。マルチプロセッサシステムでは複数のプロセッサの
間でデータを授受しながら処理を行なうのでプロセッサ
間のデータ転送方法が性能に大きく影響する。従来行な
われていた方法として、クロスバ−スイッチ方式と多段
ネットワーク方式がある。クロスバ−スイッチ方式は、
任意の入力から任意の出力へ接続することができるので
高性能であるが、回路素子数がプロセッサ数（Ｎ）に対
しＮ１のオーダーで増大しコスト高となってしまう。又
、多段ネットワーク方式は前述のクロスバ−スイッチの
小入力（多くは２人力×２出力）のものを多段に接続す
るもので、性本 能はクロスバ−スイッチ方式と同等でコスはＮｌｏｇＮ
のオーダーであるので性能／価格比の優れた方式である
。しかし、多段ネットワーク方式でも従来性なわれてい
た方式は、全体の径路を定める制御回路が集中化されて
制御が複雑になることと２つの異なるプロセッサが同一
のプロセッサへパケットを転送しようとするとｖＥ笑が
起シ性能、が低下するという欠点があった。
本発明の目的は、上記の欠点を除去し複数のプロセッサ
が効率良く通信を行なうことができる転送装置を提供す
ることにある。
が効率良く通信を行なうことができる転送装置を提供す
ることにある。
本発明の転送システムは、複数の入力ポートより複数の
ビット列からなるパケットを入力し、複数の出力ポート
からパケットを送出する装置であシ、複数の入力ポート
のそれぞれにパケットを入力し一時記憶する入力バッフ
ァ部°と、それぞれの入力バッファ部に記憶されている
ビット列の一部のビット列をあらかじめ設定された位置
からとシ出す手段と、とシ出したビット列をデコードし
複数ある出力ポートの１つを選定するデコード回路と、
複数ある出力ポートのそれぞれに複数のデコード回路か
ら来る選定信号から１つを選択する調停器と調停器が選
択した入力ポートに対応する入力バッファ部からパケッ
トを取シ出すマルチプレクサと、マルチプレクサから出
力されるパケットを一時記憶し出力ポートからパケット
を送出するための出力バッファ部とを含み構成されこれ
を特徴とする。
ビット列からなるパケットを入力し、複数の出力ポート
からパケットを送出する装置であシ、複数の入力ポート
のそれぞれにパケットを入力し一時記憶する入力バッフ
ァ部°と、それぞれの入力バッファ部に記憶されている
ビット列の一部のビット列をあらかじめ設定された位置
からとシ出す手段と、とシ出したビット列をデコードし
複数ある出力ポートの１つを選定するデコード回路と、
複数ある出力ポートのそれぞれに複数のデコード回路か
ら来る選定信号から１つを選択する調停器と調停器が選
択した入力ポートに対応する入力バッファ部からパケッ
トを取シ出すマルチプレクサと、マルチプレクサから出
力されるパケットを一時記憶し出力ポートからパケット
を送出するための出力バッファ部とを含み構成されこれ
を特徴とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す転送装置のブロック図
である。Ｉｌ 、Ｒ２−ＩＮは複数の入力ボート、６１
９石２・・・石Ｍ は複数の出力ポートである。
である。Ｉｌ 、Ｒ２−ＩＮは複数の入力ボート、６１
９石２・・・石Ｍ は複数の出力ポートである。
ＩＢＩ、ｌＢ２−・・ＩＢＮはそれぞれの入力ポートに
対応した入力バッファ部である。８１．Ｓ２−・ＳＪ・
・・ＳＮはそれぞれの入力バッファ部１１．Ｉ２・＋＋
Ｉ Ｊ−・・ＩＮに記憶されたパケットのビット列か
ら一部のビット列をとシ出す手段でｌ、ＳＬはあらかじ
め設定する位置の情報である。Ｄｉ、Ｄ２．ＤＪ・−Ｄ
Ｎはそれぞれとシ出した一部のビット列をデコードし対
応する調停器ＡＩ、Ａ２・・・ＡＭ の１つに選定信号
を送る。Ｒ１１，Ｒ１２−ＲＩＭはデコード回路Ｉ）ｔ
と調停器ＡＩ、Ａ２・・・ＡＭを結び選定信号を送る信
号線である。同様にＲＪＩ、ＢＪ２−・・ＲＪＭはデコ
ード回路ＤＪと調停器ＡＩ、Ａ２−ＡＭを結び選定信号
を送る信号線である。調停器Ａｌ、Ａ２−・・ＡＭは、
それぞれデコード回路Ｄｌ、Ｄ２・−ＤＪ・・・ＤＮと
結び選定信号を送る線群Ｒ１１，Ｒ２１・−ＲＪ １
、 ＲＮＩ ｌＲ１２゜Ｒ２２・・・ＢＪ２・・・ＲＮ
２＋・・・ｓＲＩＭ、８２Ｍ・・・ＲＪＭ−・・ＲＮＭ
を接続しそれぞれから来る選定信号から１つを選択する
。Ｘｌ 、Ｘ２・・・豆はそれぞれの出力ポート０１．
０２・・・ＱＭに対応したマルチプレクサでそれぞれ調
停器Ａｌ、Ａ２−・・ＡＭ の選択した入力ポートに対
応する入力バッファ部ＩＢＩ 、 ｌＢ２・・・ＩＢＪ
・・−Ｉ ＢＮの１つからパケットを取シ出す。ｏＢｌ
、ｏＢｚ・・・ＯＢＭは出力バッファ部であシマ・ルチ
プレクサＸｉ、Ｘ２・−ＸＭ から出力されるパケット
を記憶し、それぞれ対応する出力ポートｏ１．”５２−
・・百ＭへＩ（ケラトを送出する。
対応した入力バッファ部である。８１．Ｓ２−・ＳＪ・
・・ＳＮはそれぞれの入力バッファ部１１．Ｉ２・＋＋
Ｉ Ｊ−・・ＩＮに記憶されたパケットのビット列か
ら一部のビット列をとシ出す手段でｌ、ＳＬはあらかじ
め設定する位置の情報である。Ｄｉ、Ｄ２．ＤＪ・−Ｄ
Ｎはそれぞれとシ出した一部のビット列をデコードし対
応する調停器ＡＩ、Ａ２・・・ＡＭ の１つに選定信号
を送る。Ｒ１１，Ｒ１２−ＲＩＭはデコード回路Ｉ）ｔ
と調停器ＡＩ、Ａ２・・・ＡＭを結び選定信号を送る信
号線である。同様にＲＪＩ、ＢＪ２−・・ＲＪＭはデコ
ード回路ＤＪと調停器ＡＩ、Ａ２−ＡＭを結び選定信号
を送る信号線である。調停器Ａｌ、Ａ２−・・ＡＭは、
それぞれデコード回路Ｄｌ、Ｄ２・−ＤＪ・・・ＤＮと
結び選定信号を送る線群Ｒ１１，Ｒ２１・−ＲＪ １
、 ＲＮＩ ｌＲ１２゜Ｒ２２・・・ＢＪ２・・・ＲＮ
２＋・・・ｓＲＩＭ、８２Ｍ・・・ＲＪＭ−・・ＲＮＭ
を接続しそれぞれから来る選定信号から１つを選択する
。Ｘｌ 、Ｘ２・・・豆はそれぞれの出力ポート０１．
０２・・・ＱＭに対応したマルチプレクサでそれぞれ調
停器Ａｌ、Ａ２−・・ＡＭ の選択した入力ポートに対
応する入力バッファ部ＩＢＩ 、 ｌＢ２・・・ＩＢＪ
・・−Ｉ ＢＮの１つからパケットを取シ出す。ｏＢｌ
、ｏＢｚ・・・ＯＢＭは出力バッファ部であシマ・ルチ
プレクサＸｉ、Ｘ２・−ＸＭ から出力されるパケット
を記憶し、それぞれ対応する出力ポートｏ１．”５２−
・・百ＭへＩ（ケラトを送出する。
第２図は第１図に示す入力７７７１部ＩＢＩ 。
ｌＢ２・・・ＩＢＪ・・・ＩＢＮの中の１つの入力バッ
ファ部ＩＢＪ の構成例を示すブロック図である。２
１は入力パケットを記憶するバッファメモリでｓｂ、２
２は入カポ−）ＩＪを介してパケットを入力する制御回
路である。ＤＪ、ＳＪ、ＢＪは入力ポートＩＪを構成す
る信号線であシ、ＤＪがパケットデータ線、ＳＪがパケ
ット送信線、ＢＪがビジー線である。制御回路２２はバ
ッファメモリ２１が使用可能であることをビジー線ＢＪ
を介してパケット送出側に伝える。パケット送出側はパ
ケットデータ線ＤＪにパケットの内容をのせ、パケット
送出線ＳＪよシ送信信号を制御回路２２に伝達する。
ファ部ＩＢＪ の構成例を示すブロック図である。２
１は入力パケットを記憶するバッファメモリでｓｂ、２
２は入カポ−）ＩＪを介してパケットを入力する制御回
路である。ＤＪ、ＳＪ、ＢＪは入力ポートＩＪを構成す
る信号線であシ、ＤＪがパケットデータ線、ＳＪがパケ
ット送信線、ＢＪがビジー線である。制御回路２２はバ
ッファメモリ２１が使用可能であることをビジー線ＢＪ
を介してパケット送出側に伝える。パケット送出側はパ
ケットデータ線ＤＪにパケットの内容をのせ、パケット
送出線ＳＪよシ送信信号を制御回路２２に伝達する。
制御回路２２はバッファメモリ２１にロード信号２０３
を送るとともにレディ信号２０２を出しパケットが入っ
たことを示す。この時データ線２０１゜ＦＪにパケット
データを出力する。２０４は終了信号であシ入力された
パケットが対応する出力バッ７１部に伝達されたことを
示し、制御回路２２はビジー線ＢＪを介しパケット送出
側に次のパケットを入力可能であることを伝える。
を送るとともにレディ信号２０２を出しパケットが入っ
たことを示す。この時データ線２０１゜ＦＪにパケット
データを出力する。２０４は終了信号であシ入力された
パケットが対応する出力バッ７１部に伝達されたことを
示し、制御回路２２はビジー線ＢＪを介しパケット送出
側に次のパケットを入力可能であることを伝える。
第３図祉第１図に示す一部のビット列をとシ出す手段Ｓ
ｌ、Ｓ２−・・Ｓ Ｊ−ｆｓＮの中の１つ、ＳＪの構成
例を示すためのブロック図である。３１は、パケットデ
ータ線２０１０ビツト列を示し、ＳＦｌ。
ｌ、Ｓ２−・・Ｓ Ｊ−ｆｓＮの中の１つ、ＳＪの構成
例を示すためのブロック図である。３１は、パケットデ
ータ線２０１０ビツト列を示し、ＳＦｌ。
ＳＦ２・・・ＳＦＬはパケットデータ線２０１の一部の
ビット列群を示す。３２はマルチプレクサであシビット
列群ＳＦＩ、５Ｆ２−８ＦＬ の一つのビット列をと）
出し、レディ信号２０２を入力するとサブビット列３０
１を出力する。設定情報ＳＬによってマルチプレクサ３
２に選択するための情報を与える。
ビット列群を示す。３２はマルチプレクサであシビット
列群ＳＦＩ、５Ｆ２−８ＦＬ の一つのビット列をと）
出し、レディ信号２０２を入力するとサブビット列３０
１を出力する。設定情報ＳＬによってマルチプレクサ３
２に選択するための情報を与える。
第４図は第１図に示すデコード回路ＤＩ、Ｄ２゜ＤＪ−
・・ＤＮの中の１つＤＪの構成例を示すためのブロック
図である。ＱＪＩ、ＱＪ２−ＱＪＭとＡＪＩ、ＡＪ２、
・・・ＡＪＩ、ＡＪ２−・ＡＪＭはそれぞれ対をなして
選定信号を送る線群ＲＪ１．ＲＪ２−ＲＪＭを構成する
ももので、ＱＪＩ、ＱＪ２・−ＱＪＭはそれぞれの調停
器ＡＩ、Ａ２−・・ＡＭ へ行く選定要求線群であル、
ＡＪＩ。
・・ＤＮの中の１つＤＪの構成例を示すためのブロック
図である。ＱＪＩ、ＱＪ２−ＱＪＭとＡＪＩ、ＡＪ２、
・・・ＡＪＩ、ＡＪ２−・ＡＪＭはそれぞれ対をなして
選定信号を送る線群ＲＪ１．ＲＪ２−ＲＪＭを構成する
ももので、ＱＪＩ、ＱＪ２・−ＱＪＭはそれぞれの調停
器ＡＩ、Ａ２−・・ＡＭ へ行く選定要求線群であル、
ＡＪＩ。
ＡＪ２−・・ＡＪＭはそれぞれの調停器から来る選定承
認線群である。４１はデコーダであシサプビット列３０
１を入力しデコード対応する選定要求線群ＱＪＩ、ＱＪ
２”・ＱＪＭの１つに選定要求を出す。４２紘オア回路
であシ、選定承認線群ＡＪＩ、ＡＪ２−・・ＡＪＭを入
力し、どれか１つから承認信号が来ると終了信号２０４
を出す。
認線群である。４１はデコーダであシサプビット列３０
１を入力しデコード対応する選定要求線群ＱＪＩ、ＱＪ
２”・ＱＪＭの１つに選定要求を出す。４２紘オア回路
であシ、選定承認線群ＡＪＩ、ＡＪ２−・・ＡＪＭを入
力し、どれか１つから承認信号が来ると終了信号２０４
を出す。
第５図は第１図に示す調停器ＡＩ 、Ａ２・・・ＡＫ
−・・ＡＭの中の１つＡＫの構成例を示すブロック図で
ある。
−・・ＡＭの中の１つＡＫの構成例を示すブロック図で
ある。
↓
５１はプ７オリティエイコーダでオシ、それぞれのデコ
ード回路ＤＩ、Ｄ２−・・ＤＮ と結ばれた選定信号
を送る線群ＲＩＫ、Ｒ２に−・・ＲＮＫＯ中の選定要求
線群ＱＩＫ、Ｑ２Ｋ・−ＱＮＫ を入力し、複数個の選
定要求が来ても優先度にもとづいて１つの選定要求を選
び対応するエンコード出力５０１を出す。
ード回路ＤＩ、Ｄ２−・・ＤＮ と結ばれた選定信号
を送る線群ＲＩＫ、Ｒ２に−・・ＲＮＫＯ中の選定要求
線群ＱＩＫ、Ｑ２Ｋ・−ＱＮＫ を入力し、複数個の選
定要求が来ても優先度にもとづいて１つの選定要求を選
び対応するエンコード出力５０１を出す。
プライオリティエンコーダの構成例はこれに限らず選定
要求の発生順に選択する方式でも、もちろん有効である
。５２はデコーダであルエンコード出力５０１をデコー
ドし、プライオリティエンコーダ５１で選択されたデコ
ード回路Ｄｉ、Ｄ２・−ＤＮの１つに対応する。選定承
認線群ＡＩＫ、Ａ２Ｋ・・・ＡＮＫの１つに選定承認を
与える。
要求の発生順に選択する方式でも、もちろん有効である
。５２はデコーダであルエンコード出力５０１をデコー
ドし、プライオリティエンコーダ５１で選択されたデコ
ード回路Ｄｉ、Ｄ２・−ＤＮの１つに対応する。選定承
認線群ＡＩＫ、Ａ２Ｋ・・・ＡＮＫの１つに選定承認を
与える。
第６図は第１図に示すマルチプレクサＸｉ、Ｘ２゜・−
ＸＫ−・・川の中の１つＸＫの構成例を示すブロック図
である。
ＸＫ−・・川の中の１つＸＫの構成例を示すブロック図
である。
６１はマルチプレクサであジエンコード出力５０１によ
って、それぞれの入力バッファ部ＩＢＩ。
って、それぞれの入力バッファ部ＩＢＩ。
Ｉ Ｂ ２−・・ＩＢＮから来るパケットのデータ線ｐ
１ 。
１ 。
Ｆ２・・・ＦＮを入力し、対応する１つを選択し出力６
０１を出す。
０１を出す。
第７図は第１図に示す出力バラフッ部ＯＢＩ 。
０Ｂ２−ＯＢＫ・−ｇＢｙｘの中の１つｏＢＫ の構成
例を示すブロック図である。
例を示すブロック図である。
７１はバッファメモリであシ、出力６０１を入力し一時
記憶し出カポ−）ＯＫのパケットデータ線７０１にデー
タを出す、７２は制御回路であ〕出力６０１を入力する
とバッファ・メモリ７１にセット信号７０を送る。７０
２，７０３は出力ポートロにのそれぞれパケット送出線
とビジー線であ択制御回路７２はビジー線７０３がビジ
ー状態でなければパケット送出線７０２にパケット送出
信号を出し、１つのパケットを送出する。
記憶し出カポ−）ＯＫのパケットデータ線７０１にデー
タを出す、７２は制御回路であ〕出力６０１を入力する
とバッファ・メモリ７１にセット信号７０を送る。７０
２，７０３は出力ポートロにのそれぞれパケット送出線
とビジー線であ択制御回路７２はビジー線７０３がビジ
ー状態でなければパケット送出線７０２にパケット送出
信号を出し、１つのパケットを送出する。
第８図は本発明の転送装置を複数個用いて多段ネットワ
ークを構成した時の例を示すだめのブロック図であ、る
。
ークを構成した時の例を示すだめのブロック図であ、る
。
８１．８２，８３．８４が本発明の転送装置であってそ
れぞれが入力数が２個、出力数が２個の場合を用いてい
る。
れぞれが入力数が２個、出力数が２個の場合を用いてい
る。
１１１．１１２，１１３，１１４は初段の２個の転送装
置８１．８２の入力ボートである。初竣と次段のポート
の接続は０１１とＩ２１，０１２とＩ２３、η１３とＩ
２２．６１４とＩ２４と結ぶ次段の転送装置８３゜８４
０出力ボートは０２１ 、０２２．０２３ 、０２４で
ある。８０１，８０２は転送装置８１．８２と８３．８
４のそれぞれに対するパケットのビット列からどのサブ
ビット列をとシ出すかの設定情報であル、第８図では初
段にはパケットの第１ビツト目を又次段では第２ビツト
目を取少出す様に設定しである。
置８１．８２の入力ボートである。初竣と次段のポート
の接続は０１１とＩ２１，０１２とＩ２３、η１３とＩ
２２．６１４とＩ２４と結ぶ次段の転送装置８３゜８４
０出力ボートは０２１ 、０２２．０２３ 、０２４で
ある。８０１，８０２は転送装置８１．８２と８３．８
４のそれぞれに対するパケットのビット列からどのサブ
ビット列をとシ出すかの設定情報であル、第８図では初
段にはパケットの第１ビツト目を又次段では第２ビツト
目を取少出す様に設定しである。
ここではポー）Ｉｌｌ、と１１３から２つのバケツト８
５．８６が入って来たことを示している。パケット８５
，８６はいずれも第１．２ビツト目がそれぞれ′１″″
θ″ の値を持っていることがわかる。パケット８５は
入カポ−）Ｉｌｌよル転送装置８°ＩＫ入ると、第１ビ
ツト目が１″であるから出力ボート０１２ から送出さ
れる、ただちに次の入力ポートＩ２３ から転送装置８
４に入ることになる。パケット８５は、第２ビツト目が
′″０″であるから転送装置８４では出カポ−）０２３
に送出される。同様にパケット８６は、１１３−０１４
−Ｉ２４−０２３の径路を通って出力ボートｉ２３から
送出される。
５．８６が入って来たことを示している。パケット８５
，８６はいずれも第１．２ビツト目がそれぞれ′１″″
θ″ の値を持っていることがわかる。パケット８５は
入カポ−）Ｉｌｌよル転送装置８°ＩＫ入ると、第１ビ
ツト目が１″であるから出力ボート０１２ から送出さ
れる、ただちに次の入力ポートＩ２３ から転送装置８
４に入ることになる。パケット８５は、第２ビツト目が
′″０″であるから転送装置８４では出カポ−）０２３
に送出される。同様にパケット８６は、１１３−０１４
−Ｉ２４−０２３の径路を通って出力ボートｉ２３から
送出される。
こむで注目すべき点は、２つの異るパケット８５゜８６
が同一の出力ボートｄ２３ から出ることになることで
ある。従来性なわれていた方式では、２つのパケットが
同時に同一の出口へ行く時は未然に検出し、一方のパケ
ットを遅らせる必要があった。本発明の転送装置を用い
ればこの様なことは気にする必要が無く、それぞれ０バ
ツフアメモリに薯いてパケットが待機させられる仁と、
調停器によって順番に処理することができる。しかもパ
ケットのビット列の一部から行先をそれぞれの転送装置
で判定しているので行先判定の処理が分散していること
がわかる。
が同一の出力ボートｄ２３ から出ることになることで
ある。従来性なわれていた方式では、２つのパケットが
同時に同一の出口へ行く時は未然に検出し、一方のパケ
ットを遅らせる必要があった。本発明の転送装置を用い
ればこの様なことは気にする必要が無く、それぞれ０バ
ツフアメモリに薯いてパケットが待機させられる仁と、
調停器によって順番に処理することができる。しかもパ
ケットのビット列の一部から行先をそれぞれの転送装置
で判定しているので行先判定の処理が分散していること
がわかる。
本発明によれば複数の入力ポートよシ複数のビット列か
らなるパケットを入力し、複数の出力ボートよルパケッ
トを送出する装置であって、複数の入力ポートのそれぞ
れにパケットを入力し一時記憶する入力パッフア部に記
憶されているビット列の一部のビット列をあらかじめ設
定された位置からとシ出す手段と、とル出したビット列
をデコードし複数の出力ボートの１つを選定するデコー
ド回路から来る複数の選定信号の中の一つを選択する調
停器と、調停器が選択した一つの選定信号に対応する入
力バッファ部の中の１つの入力バッファ部から１つのパ
ケットをとシ出すマルチプレクサと、マルチプレクサか
ら出力されるパケットを一時記憶し対応する出力ボート
よ）パケットを送出するための出力バラフッ部とを有す
ることを特徴とする効率の良い転送装置ができる。
らなるパケットを入力し、複数の出力ボートよルパケッ
トを送出する装置であって、複数の入力ポートのそれぞ
れにパケットを入力し一時記憶する入力パッフア部に記
憶されているビット列の一部のビット列をあらかじめ設
定された位置からとシ出す手段と、とル出したビット列
をデコードし複数の出力ボートの１つを選定するデコー
ド回路から来る複数の選定信号の中の一つを選択する調
停器と、調停器が選択した一つの選定信号に対応する入
力バッファ部の中の１つの入力バッファ部から１つのパ
ケットをとシ出すマルチプレクサと、マルチプレクサか
ら出力されるパケットを一時記憶し対応する出力ボート
よ）パケットを送出するための出力バラフッ部とを有す
ることを特徴とする効率の良い転送装置ができる。
第１図は本発明の一実施例を示す転送装置のブロック図
、第２図は、第１因に示す入力バッ７ア部ＩＢＩ 、
ｌ１１２・・・ＩＢＪ・・・ＩＢＮ、の中の１つＩＢＪ
“の構成例を示すブロック図、第３図は第１図に示す一
部のビット列をとシ出す手段８１．８２・−８Ｊ・・・
ＳＮの中の１つＳＪの構成例を示すブロック図、第４図
は第１図に示すデコード回路ＤＩ、Ｄ２・−ＤＪ・・・
ＤＮの中の１つＤＪの構成例を示すブロック図、笹５図
は第１図に示す詞停幸Ａｌ、Ａ２−ＡＫ−・ＡＭの中の
１つＡＫの構成例を示すブロック図、第６図は第１図に
示すマルチプレクサＸｉ、Ｘ２・・・ＸＫ・・・ＸＭの
中の１つＸＫの構成例を示すブロック図、第７図は第１
図に示す出力バラフッ部ＯＢＩ 、 ＯＨ２・・・ｂＢ
Ｋ・・・ＯＢＭの中の１つＯＢＫの構成例を示すブロッ
ク図、第８図紘本発明の転送装置を複数個用いて多段ネ
ットワークを構成した時の例を示すためのブロック図で
ある。 図において、ＩＢＩ、Ｉｎ２−ＩＢＪ−ＩＢＮ Ｆｉ人
カバ、ファ部、Ｓｌ、Ｓ２−・・ＳＪ・−８Ｎは一部の
ビット列をとシ出す手段、ＤＩ、Ｄ２−・・ＤＪ−ＤＮ
はデコー ′ド回路、Ｘｌ、Ｘ２−・・ＸＫ・−Ｘ
Ｍはマルチプレクサ、ＡＩ、Ａ２・・−ＡＫ・・・ＡＭ
は調停器、ＯＢＩ、ＯＨ２・・・ＯＢＫ−ｏＢＭ は出
力バッファ部、２１．７１社バッファメモリ、２２．７
２は制御回路、３１はパケットデータのビット列、３２
．６１はマルチプレクサ、４１．５２はデコーダ、４２
はオア回路、５１はプライオリティエンコーダ、８１，
８２．８３．８４は転送装置、８５．８６はパケットを
それぞれ示す。 も １ 図 第２図 ２υ４ ｌυｌ ＺＣ）１ 第３図 瑞４図 第６図 ５０１ ′！Ｐ！Ｊ７図
、第２図は、第１因に示す入力バッ７ア部ＩＢＩ 、
ｌ１１２・・・ＩＢＪ・・・ＩＢＮ、の中の１つＩＢＪ
“の構成例を示すブロック図、第３図は第１図に示す一
部のビット列をとシ出す手段８１．８２・−８Ｊ・・・
ＳＮの中の１つＳＪの構成例を示すブロック図、第４図
は第１図に示すデコード回路ＤＩ、Ｄ２・−ＤＪ・・・
ＤＮの中の１つＤＪの構成例を示すブロック図、笹５図
は第１図に示す詞停幸Ａｌ、Ａ２−ＡＫ−・ＡＭの中の
１つＡＫの構成例を示すブロック図、第６図は第１図に
示すマルチプレクサＸｉ、Ｘ２・・・ＸＫ・・・ＸＭの
中の１つＸＫの構成例を示すブロック図、第７図は第１
図に示す出力バラフッ部ＯＢＩ 、 ＯＨ２・・・ｂＢ
Ｋ・・・ＯＢＭの中の１つＯＢＫの構成例を示すブロッ
ク図、第８図紘本発明の転送装置を複数個用いて多段ネ
ットワークを構成した時の例を示すためのブロック図で
ある。 図において、ＩＢＩ、Ｉｎ２−ＩＢＪ−ＩＢＮ Ｆｉ人
カバ、ファ部、Ｓｌ、Ｓ２−・・ＳＪ・−８Ｎは一部の
ビット列をとシ出す手段、ＤＩ、Ｄ２−・・ＤＪ−ＤＮ
はデコー ′ド回路、Ｘｌ、Ｘ２−・・ＸＫ・−Ｘ
Ｍはマルチプレクサ、ＡＩ、Ａ２・・−ＡＫ・・・ＡＭ
は調停器、ＯＢＩ、ＯＨ２・・・ＯＢＫ−ｏＢＭ は出
力バッファ部、２１．７１社バッファメモリ、２２．７
２は制御回路、３１はパケットデータのビット列、３２
．６１はマルチプレクサ、４１．５２はデコーダ、４２
はオア回路、５１はプライオリティエンコーダ、８１，
８２．８３．８４は転送装置、８５．８６はパケットを
それぞれ示す。 も １ 図 第２図 ２υ４ ｌυｌ ＺＣ）１ 第３図 瑞４図 第６図 ５０１ ′！Ｐ！Ｊ７図
Claims (1)
- 【特許請求の範囲】 複数の入力ポートよシ、複数のビット列からなるパケッ
トを入力し、複数の出力ポートからパケットを送出する
転送装置であって、前記複数の入力ポートのそれぞれに
パケットを入力し一時記憶する入力バッファ部と、前記
入力バッファ部に記憶されているビット列の一部のビッ
ト列をあらかじめ設定された位置からとル出す手段と、
前記とシ出したビット列をデコードし前記複数の出力ポ
ートの１つを選定するデコード回路と、出力ポートのそ
れぞれに前記複数のデコード回路から来る複数の選定信
号の中の一つを選択する調停器と、前記調停器が選択し
た前記一つの選定信号に対応する前記複数の入力２フフ
フ 入力２フフフ ルチプレクサと、前記マルチプレクサから出方されるパ
ケットを一時記憶し前記対応する出力ポートよＪ） パ
ケットを送出するための出力バッファ部とをそれぞれ有
することを特徴とする転送装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106453A JPS58222640A (ja) | 1982-06-21 | 1982-06-21 | 転送装置 |
| EP83106004A EP0097351A3 (en) | 1982-06-21 | 1983-06-20 | Router unit and routing network for determining an output port by detecting a part of an input packet |
| US06/506,264 US4638475A (en) | 1982-06-21 | 1983-06-21 | Router unit and routing network for determining an output port by detecting a part of an input packet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106453A JPS58222640A (ja) | 1982-06-21 | 1982-06-21 | 転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222640A true JPS58222640A (ja) | 1983-12-24 |
| JPS6340511B2 JPS6340511B2 (ja) | 1988-08-11 |
Family
ID=14434013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106453A Granted JPS58222640A (ja) | 1982-06-21 | 1982-06-21 | 転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222640A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239552A (ja) * | 1986-12-19 | 1988-10-05 | コダック・リミテッド | データ処理を複数の制御位置にわたって分散させるための装置 |
| US4992104A (en) * | 1987-04-02 | 1991-02-12 | Societe Atochem | Method for preparing mortars and concretes using polyfluorinated surface-active compounds as water-reducing plasticizers |
| JPH08214007A (ja) * | 1987-02-06 | 1996-08-20 | Fujitsu Ltd | 自己ルーチングスイッチモジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718149A (en) * | 1980-06-19 | 1982-01-29 | Ibm | Data block flow control mechanism |
-
1982
- 1982-06-21 JP JP57106453A patent/JPS58222640A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718149A (en) * | 1980-06-19 | 1982-01-29 | Ibm | Data block flow control mechanism |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239552A (ja) * | 1986-12-19 | 1988-10-05 | コダック・リミテッド | データ処理を複数の制御位置にわたって分散させるための装置 |
| JPH08214007A (ja) * | 1987-02-06 | 1996-08-20 | Fujitsu Ltd | 自己ルーチングスイッチモジュール |
| US4992104A (en) * | 1987-04-02 | 1991-02-12 | Societe Atochem | Method for preparing mortars and concretes using polyfluorinated surface-active compounds as water-reducing plasticizers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6340511B2 (ja) | 1988-08-11 |
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