JPH0259845A

JPH0259845A - 通信制御回路

Info

Publication number: JPH0259845A
Application number: JP63211044A
Authority: JP
Inventors: Akira Takayama; 明高山
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1988-08-25
Filing date: 1988-08-25
Publication date: 1990-02-28
Anticipated expiration: 2009-04-20
Also published as: JPH0630081B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明はメモリを備えたデータ処理回路に係り、特に
Ｄ　Ｍ　Ａ　（ダイレクトメモリアクセス）機能を実現
する通信制御回路に関する。

「従来の技術−１第２図は従来のデータ処理回路＋００の構成図である。

この図において、ＩはＡ　Ｌ　［Ｊ　（演算ユニット）
であり、バスの全状況を管理する機能はＨしないが、一
般的な演算機能を有ずろ。２は読み出しおよび書き込み
が可能なメモリである。３はＤＭＡコントローラであり
、外部からのＤＭＡ要求に応じて回路各部に制御信号を
出力し、メモリ２に対する外部データの入出力制御を行
う。４はＤＭ　Ａ制御用レジスタであり、Ｄ　Ｍ　Ａ要
求があった時にセットされろ制御ビットＲＱと、現時点
においてＤＭＡ動作中であるか否かを示す制御ビットＡ
Ｋとを有する。Ａ　Ｌ　Ｕ　１とメモリ２とＤ　Ｍ　Ａ
コントローラ３との間にはデータバスＤＢおよびアドレ
スバスＡＢが配線されている。アドレスバスＡＢ上のア
ドレスデータによってメモリ２におけるアドレス指定が
行われる。そして、データバスＤＢを介して、メモリ２
−ＡＬＵ　１間あるいはメモリ２−ＤＭＡコントローラ
３を介した外部メモノ間におけるデータの入出力が行わ
れる。また、アドレスバスＡＢおよびデータバスＤＢの
途中にはスイッチＳＷが設けられており、ＡＬＵ　ｌは
このスイッチＳＷがＯＮ状ｆ３の場合にメモリ２に対す
るデータの入出力を行うことか可能となっている。

次に、このデータ処理回路ｌＯＯの動作を説明する。通
常動作モードにおいては、ＤＭＡ制御レジスタの各制御
ビットＲＱおよびＡＫは°゛Ｏ°′となっている。また
、制御ビットＡＫが“Ｏ゛°であるため、スイッチＳＷ
はＯＮ状態になっており、ＡＬ［Ｊ　１はアドレスバス
ＡＢおよびデータバスＤＢを介してメモリ２と接続され
ている。従って、この状態において、ＡＬＵＩはメモリ
２に対するデータの入出力を行うことかできる。

次に、外部からＤＭＡコントローラ３にＤＭＡ要求信号
ＨＬ　Ｄ　ＲＱが入力されると、ＤＭＡ制御レジスタ４
の制御ビットＲＱがＤＭＡコントローラ３によってセッ
トされる。そして、この制御ビットＲＱがセクトされた
ことはＡＬＵ　１によって検出され、ＡＬＵＩがメモリ
を使用していない場合には、ＡＬＵＩは制御ビットＡＫ
をセットする。

この結果、制御ビットＡＫが“１″となることによって
、スイｙｆｓＷがＯＦＦ状態とな−）　でＡ　１．、　
Ｕ　ｌがメモリ２と切り離される。また、制御ピノｌ−
ＡＫがセットされたことはＤＭＡコントローラ３によっ
て検出される。そして、ＤＭＡコントローラ３は、ＤＭ
Ａが実行可能になったことを示すＤＭＡ許可信号）（Ｌ
　Ｄ　Ａ　Ｋを外部に出力する。そして、以下説明する
ようにＤＭＡ動作が実行される。

外部データをメモリ２に書き込む場合、ＤＭＡコントロ
ーラ３によって図示していない外部メモリからのデータ
が読み取られ、データバスＤＢに出力される。また、こ
の時、ＤＭＡコントロー、う３の制御によりアドレスバ
スＡＢを介してメモリ２に書き込み先アドレスが供給さ
れる。そして、データバスＤＢ上のデータが、メモリ２
内の指定された書き込み先に訂き込まれる。一方、メモ
リ２からデータを読み出して外部記憶に書き込む場合は
、ＤＭＡコントローラ３からアドレスバスＡＢを介して
メモリ２に読み出し先アドレスか供給される。そして、
メモリ２内の指定されたアドレスのデータがデータバス
ＤＢ上に出力される。そして、このデータはＤＭＡコン
トローラ３の制御によって読み込まれ、外部メモリに書
き込まれる。

そして、−り述したＤ　Ｍ　Ａ動作が完了すると、ＤＭ
Ａコントローラ３によって、ＤＭＡ制御レジスタ４の制
御ビットＡＫがリセットされる。この結果、スイッチＳ
Ｗｈ＜ＯＮ状態となり、Ａ　Ｉ−０１はメモリ２と接続
される。そして、ＡＬＵ１はメモｊ２に対してデータの
入出力を行うことが可能となる。

「発明が解決しようとする課題−１ところで、上述した従来のデータ処理回路は、ＤＭＡ動
作中は、メモリ２はＡＩ、Ｕｌから切り離されているた
め、ＡＬＵＩはメモリ２をアクセスすることができず、
Ｄ　Ｍ　Ａ動作が完了するまで処理を進めることかでき
ず、このため通信制御回路等への適用に向かないという
問題があった。

この発明は上述した事情に鑑みてなされたムので、ＤＭ
Ａ動作中であってらＡ　Ｌ　Ｕがメモリをアクセスして
処理を進めることかできる通信制御回路を提供すること
を目的としている。

「課題を解決するための手段ｊ上記課題を解決するため、この発明は、従来のメモリの
概念を分離ずろことによって実現されたものであり、Ｄ
　Ｍ　、Ａ処理機能を有しない演算処理回路と、前記演
算処理回路の処理データを記憶する第１の記憶回路と、
前記演算処理回路と面記第１の記憶回路との間に介挿さ
れ、前記処理データを伝送するシステムバスと、ＤＭＡ
データを伝送するＤＭＡ専用バスと、前記処理データお
よび前記ＤＭＡデータを記憶する第２の記憶回路とから
なり、システムモード時は前記システムバスを前記第２
の記憶回路に接続し、ＤＭＡモード時は前記ＤＭＡ専用
バスを前記第２の記憶回路に接続して前記ＤＭＡデータ
の入出力制御を行うＤＭＡコントローラとを具備するこ
とを特徴としている。

「作用」上記構成によれば、システムモード時は、演算手段はシ
ステムバスを介して第１の記憶手段あるいは第２の記憶
手段との間でデータの入出力を行いながら処理を実行す
ることができる。そして、ＤＭＡモード時においては、
ＤＭＡコントローラによって第２の記憶手段にＤＭＡ専
用バスか接続される。そして、ＤＭＡ専用バスを介して
第２の記憶手段に対するＤＭＡデータの入出力が行われ
る。また、これと並行して、演算手段はシステムバスを
介して第１の記憶手段に対するデータの入出力を行いな
から処理を進めることができる。

「実施例」以下、図面を参照して本発明の一実施例について説明す
る。

第１図はこの発明の一実施例による通信制御回路の構成
図である。この通信制御回路は、外部の通信相手先との
データの入出力を行う通信制御回路１００ａと、この通
信制御回路１００ａに対して上位の処理を行う上位プロ
セッサ２００およびＲＡＭ２０１とがシステムバスＳＢ
およびその他の制御線で相互に接続されてなる。

以下、通信制御回路１００ａの内部構成を説明スル。１
０２はＡＬＵ（演算ユニット）であり、アキュムレータ
を内蔵しており、このアキュムレータを用いて演算処理
を実行する。また、このＡ　Ｌｕ２Ｏ３は、アドレス出
力端かアドレスバスΔ■３に接続され、データ出力端が
データバスＤ　Ｉ３に接続されている。１０３はＲＡＭ
であり、マクロ命令あるいはＡＬＵ１０２の演算処理結
果の一時記憶として用いられる。このＲＡＭ１０３はア
ドレスバスＡｒ５Ｊ二のアドレスデータによってアドレ
ス指定され、データバスＤＢを介してデータの入出力を
行う。１０４はマイクロプログラムＲＯＭ（リードオン
リメモリ）であり、マクロ命令に対応するマイクロプロ
グラムが記憶されている。そして、アドレスバスＡＢを
介してマクロ命令に対応したアドレスデータが供給され
ると、データバスＤＢにこれと対応するマイクロプログ
ラムのコードが出力される。

１０５は入出力バッファであり、アドレスバスＡＢ、デ
ータバスＤＢおよび入出力インタフェース１０６に接続
されており、この通信制御回路１００ａと上位プロセッ
サ２００との間で入出力されるデータか一時記憶される
。入出力インターフェース１０６は、上述の人出カバソ
ファ１０５と、さらにＤ　Ｍ　Ａコントローラ１０７が
接続されており、これらと上位プロセッサ２００および
ＲＡＭ２０１との間のデータの入出力制御を行う。ＤＭ
Ａコントローラ１０７は、データバスＤＢとＤＭＡ専用
バスＢ１およびＢ２と入出力インタフェース＋０６が接
続されており、外部あるいは内部で発生するＤＭＡ要求
に応じて制御信号を出力し、通信制御回路１００ａ内の
メモリと外部のＲＡＭ２０１との間のＤ　Ｍ　Ａ動作を
制御する。

１０８は送信Ｆ　Ｉ　ＦＯ（先入れ先出し）レジスタ、
１０９はｐ−ｓ（並列−直列）変換回路、１１０はＨＤ
ＬＣ（ハイレベルデータリンクコントロール）フレーム
組立回路である。これらは、この通信制御回路１００ａ
から外部の通信相手にデータを送信する場合に、以下説
明する一連の処理を行う。

まず、送信ＦＩＦＯレンスタ１０８は、データバスＤＢ
上あるいはＤＭＡ専用バスＢｌ上のデータを取り込み、
取り込んだデータを順次記憶する。

ここで、この送信ＦＩＦＯレジスタは内部にセレクタが
設けられており、このセレクタかＡ　Ｌ　Ｕ　１０２か
らの制御信号によって切り換えられることにより、デー
タバスＤＢ上のデータとＤＭＡ専用バスＢｌ上のデータ
とを切り換えて取り込むことができるようになっている
。そして、送信ＦＩＦＯレジスタの記憶データは先に記
憶されたものから順にＰ−８変換回路１０９に供給され
、Ｐ−８変換回路において直列データに変換され、ＨＤ
　ＬＣフレーム組立回路１１０に供給される。そして、
ＨＤＬＣフレーム組立回路１１０において、この直列デ
ータは８ビツトを１ブロック単位とした複数ブロックか
らなるフレームにまとめられ、各フレーム毎にはスター
トフラグ、アドレス、制御情報、Ｆｅ２（フレームチエ
ツクシーケンス）情報およびクローズフラグが付加され
、）（ＤＬＣ伝送手順に準じた伝送フォーマットとなっ
て通信相手先に伝送される。

ＩｌｌはＨＤ　Ｌ　Ｃフレーム分解回路、＋１２は５−
Ｐ（直列−４２列）変換回路、１１３は受信ＦＩＦＯレ
ジスタである。ＨＤＬＣフレーム分解回路では、受信デ
ータ（ＨＤ　Ｌ　Ｃフォーマット）から前述したスター
トフラグ、アドレス、制御情報、ＦＣ８情報およびクロ
ーズフラグが除去され、直列データが出力される。Ｓ−
Ｐ変換回路１１２では、この直列データが８ビ、ト単位
で並列化され、並列データとして出力される。そして、
この並列データは順次受信ＦＩＦＯレジスタ１１３に記
憶される。受信ＦＩＦＯレジスタ１１３の記憶データは
先に記憶されたものから順にデータバスＤＢおよびＤＭ
Ａ専用バスＢ２に出力される。

１１４はコマンドステータスレジスタであり、アドレス
バスＡＢおよびデータバスＤＢ上のデータに基づいて制
御情報を生成し、この制御情報を回路内各部に供給する
。

次に、この通信制御回路の動作を説明する。

■通常動作モードＡＬＵ１０２からアドレスデータがアドレスバスＡＢに
出力される。そして、そのアドレスデータによって指定
されたＲＡＭ１０３の記憶番地から、任意のデータが読
み出され、データバスＤＢに出力される。このデータバ
スＤＢ上のデータはＡＬＵ１０２に読み込まれ、ＡＬＵ
１０２において対応するデータに基づく演算が行われる
。そして、その演算結果がマイクロプログラムＲＯＭ　
＋０４をアクセスするものであった場合には、アドレス
バスＡＢを介してマイクロプログラムＲＯＭ１０４がイ
ネーブルされ、該当するマイクロプログラムコードがデ
ータバスＤＢに読み出される。

そして、このマイクロプログラムコードがＡＬＵ１０２
に読み込まれ、ＡＬＵＩ０２において該当する演算が行
われる。これらが任意に組み合わせられ、演算の実行が
繰り返される。

■ＤＭＡモードこの通信制御回路において、通信制御回路１００ａは外
部の通信相手先との通信手続きを行う。

そして、この通信手続きが完了すると、通信制御回路１
００ａを介して、ＲＡＭ２０１と外部の通信＋１手先と
の間でデータの入出力が行われる。ここで、このデータ
入出力は、ＲＡＭ２０１と送信ＦＩＦＯレジスタ１０８
および受信ＦＩＦＯレジスタ１１３との間のＤＭＡ動作
によって行われる。

以下、このＤＭＡ動作について説明する。ＲＡＭ２０１
内の所定の記憶データを外部の相手に送信する場合、上
位プロセッサ２００からＲＡＭ２０１における該記憶デ
ータの先頭アドレス値およびデータの長さを表すカウン
ト値が、システムバスＳＢ−入出力インタフェース１０
６→入出力ハッファ１０５→データバスＤＢという経路
を介してＡＬＵ１０２に取り込まれる。そして、ＡＬＵ
１０２は、ＤＭＡコントローラ１０７内のアドレスカウ
ンタおよびデータカウンタにこの先頭アドレス値および
ノＪウント値をセットする。また、Ａ　Ｌｕ２Ｏ３は、
データ送信に先立って、通信相手のＴＥＩ（端末識別番
号）および５ＡＰＩ（サービスアクセスポイント識別番
号）および送信内容に関する制御情報を、データバスＤ
Ｂ→送信ＦＩＦＯレジスタ１０８に設定しておく。そし
て、Ａ　Ｌ　Ｕ２Ｏ５によって、ＤＭＡ専用バス１０７
制御下のＤ　Ｍ　Ａデータを読み取るように、送信ＦＩ
ＦＯレジスタ１０８の内部のセレクタが′切り換えられ
る。

これにより、ＲＡＭ２０１から送信ＦＩＦ○レジスタ１
０８へのＤＭＡ転送がスタンバイされる。

ＤＭＡコントローラ１０７は、ＤＭＡ要求信号ＨＬ　Ｄ
　ＲＱを上位プロセッサ２００に対して出力する。この
信号を受け、上位プロセッサ２００はＲＡＭ２０１をア
クセスしない時刻において、ンステムバスＳＢを開放し
、同時にＤＭＡコントローラ１０７にＤＭＡ許可信号Ｈ
ＬＤＡＫを出力する。この信号を受け、ＤＭＡコントロ
ーラ１０７は、アドレスカウンタの出力データを、入出
力インタフェースおよび７ステムバスＳＢを介し、読み
出しアドレスとしてＲＡＭ２０１に供給する。

この結果、ＲＡＭ２０１から記憶データが読み出され、
システムバスＳＢ→入出力インタフェース＋０６→ＤＭ
Ａ専用バスＢ１という経路を介して送信ＦＩＦＯレジス
タ１０８にＤＭＡ転送される。

そして、１つのデータがＤＭＡ転送されると、ＤＭ　Ａ
コントローラ１０７内においてアドレスカウンタはイン
クリメント、データカウンタはデクリメントされ、シス
テムバスＳＢの使用権は一旦上位プロセノサ２００に返
される。そして、ＤＭＡコントローラ＋０７では、デー
タカウンタがｒＯＪであるか否かが判断され、判断結果
が「ＮＯ」の場合は再び上述したＤＭＡ転送が繰り返さ
れる。そして、ＤＭＡコントローラ１０７内のデータカ
ウンタが「０」となった時点で、ＤＭＡ転送は終了とな
る。

ここで、通信制御回路１００ａ内のアドレスバスＡＢお
よびデータバスＤＢはＤＭＡ転送経路として使用されな
い。従って、ＤＭＡ転送中であっｒも、ＡＬＵ１０２は
アドレスバスＡＢおよびデータバスＤＢを介してＲＡＭ
１０３およびマイクロプログラムＲＯＭ　１０４をアク
セスすることができる。また、上位ブロモ、す２００は
、ＤＭＡコントローラ１０７からのＤＭＡ要求かあった
場合に、ＲＡＭを使用しない時刻にシステムバスＳＢを
開放するのみでよいので、ＤＭＡ動作によって処理か中
断されることがない。

このようにして、ＲＡＭ２０１から送信ＦＩＦＯレジス
タ１０８へのＤＭＡ転送か行われるか、これと並行して
、送信ＦＩＦＯレジスタ１０８のデータは順次取り出さ
れ、Ｐ−８変換回路１０９およびＨＤ　Ｌ　Ｃフレーム
組立回路１１０を介して外部の通信相手先に送信される
。

外部の通信相手先からの受信データをＲＡＭ２０１にＤ
ＭＡ転送する場合についても同様な動作にてデータ転送
か行われる。

「発明の効果」以上説明したように、この発明によれば、ＤＭＡ処理機
能を有しない演算処理回路と、前記演算処理回路の処理
データを記憶する第１の記憶回路と、前記演算処理回路
と前記第１の記憶回路との間に介挿され、前記処理デー
タを伝送するシステムバスと、ＤＭＡデータを伝送する
ＤＭＡ専用バスと、前記処理データおよび前記ＤＭＡデ
ータを記憶する第２の記憶回路と、システムモード時は
前記７ステムバスを前記第２の記憶回路に接続し、Ｄ　
Ｍ　Ａモード時は前記ＤＭＡ専用バスを前記第２の記憶
回路に接続して前記ＤＭＡデータの入出力制御を行うＤ
ＭＡコントローラとを設けたので、ＤＭＡモード時にお
いても演算処理回路は第１の記憶回路を用いて演算処理
を進めることができる通信制御回路を実現することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例による通信制御回路の構成
図、第２図は従来の一般的なデータ処理回路の構成図で
ある。スタ、１１３・・・・・受信ＦＩＦＯレジスタ、ＡＢ・
・・アドレスバス、ＤＢ・・・・・−？−９バス、Ｂ１
、Ｂ２・・・・・・ＤＭＡ専用バス、１０７・・・・・
・Ｄ　Ｍ　Ａコントローラ。

Claims

【特許請求の範囲】

（１）ＤＭＡ処理機能を有しない演算処理回路と、前記
演算処理回路の処理データを記憶する第１の記憶回路と
、前記演算処理回路と前記第１の記憶回路との間に介挿
され、前記処理データを伝送するシステムバスと、ＤＭ
Ａデータを伝送するＤＭＡ専用バスと、前記処理データ
および前記ＤＭＡデータを記憶する第２の記憶回路とか
らなり、システムモード時は前記システムバスを前記第
２の記憶回路に接続し、ＤＭＡモード時は前記ＤＭＡ専
用バスを前記第２の記憶回路に接続して前記ＤＭＡデー
タの入出力制御を行うＤＭＡコントローラとを具備する
ことを特徴とする通信制御回路。
（２）前記通信制御回路において、上位装置との入出力
を行う第３の記憶回路および内部回路との入出力を行う
第４の記憶回路をシステムバスで接続され、上位装置と
の送受信を、情報の性質により、任意のルートを選択し
て行うことができることを特徴とする請求項第１記載の
通信制御回路。