JPH0671066B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0671066B2 JPH0671066B2 JP60072873A JP7287385A JPH0671066B2 JP H0671066 B2 JPH0671066 B2 JP H0671066B2 JP 60072873 A JP60072873 A JP 60072873A JP 7287385 A JP7287385 A JP 7287385A JP H0671066 B2 JPH0671066 B2 JP H0671066B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体装置で、バイポーラとMISトランジスタを同一の
チップ上に形成せる集積回路装置の製造に当たり、プロ
セスの改良によりバイポーラ部で浅いベース、エミッタ
領域の形成を可能として装置の低電力化と高速化を行っ
た。
チップ上に形成せる集積回路装置の製造に当たり、プロ
セスの改良によりバイポーラ部で浅いベース、エミッタ
領域の形成を可能として装置の低電力化と高速化を行っ
た。
本発明は、ロジック回路とリニヤー回路の共存を必要と
する集積回路として、バイポーラとMISトランジスタを
同一のチップ上に形成せる、所謂、Bi−MIS ICの製造
方法に関する。
する集積回路として、バイポーラとMISトランジスタを
同一のチップ上に形成せる、所謂、Bi−MIS ICの製造
方法に関する。
半導体集積回路の製造技術の進歩に伴って、ロジック回
路部とリニヤーの増幅回路を同一のチップ上に形成する
要求が多くなって来ている。
路部とリニヤーの増幅回路を同一のチップ上に形成する
要求が多くなって来ている。
このような集積回路の製造プロセスでは、MIS FET部と
バイポーラ・トランジスタ部とはその構造の差異により
プロセスは複雑となり、プロセスの制約により、バイポ
ーラの特性を希望通りに実現出来ないという問題が屡起
こる。
バイポーラ・トランジスタ部とはその構造の差異により
プロセスは複雑となり、プロセスの制約により、バイポ
ーラの特性を希望通りに実現出来ないという問題が屡起
こる。
特に、Bi−MIS ICの低電力化と高速化にはバイポーラ・
トランジスタのベース領域を出来るだけ浅く形成するこ
とが必要であり、改善を要望されている。
トランジスタのベース領域を出来るだけ浅く形成するこ
とが必要であり、改善を要望されている。
従来の技術によるMISトランジスタとして、CMOSで構成
されるBi−CMOS ICの製造方法を、第２図（ａ）〜
（ｆ）の工程順断面図により説明する。
されるBi−CMOS ICの製造方法を、第２図（ａ）〜
（ｆ）の工程順断面図により説明する。
第２図（ａ）は、p+型シリコン基板１にマスクを用い、
選択的にｐ−MOSとバイポーラのトランジスタ部に、n+
型埋没層２を形成せる状態を示す。
選択的にｐ−MOSとバイポーラのトランジスタ部に、n+
型埋没層２を形成せる状態を示す。
上記シリコン基板にｎ型エピタキシアル層３を気相成長
させる。これを第２図（ｂ）に示す。この成長では基板
温度が1000℃以上に加熱されるので不純物層はエピタキ
シアル層にまで拡がる。
させる。これを第２図（ｂ）に示す。この成長では基板
温度が1000℃以上に加熱されるので不純物層はエピタキ
シアル層にまで拡がる。
次いで、熱酸化により基板全面にSiO2膜４、更に、CVD
法でSi3N4膜５を積層する。次いで、MOS素子形成領域、
及びバイポーラのベース、コレクタ領域以外のSi3N4膜
を選択的にエッチング除去する。
法でSi3N4膜５を積層する。次いで、MOS素子形成領域、
及びバイポーラのベース、コレクタ領域以外のSi3N4膜
を選択的にエッチング除去する。
次いで、ｐウエル６の形成領域とアイソレーション領域
７を除いてレジストでマスクして、ボロン（Ｂ）のイオ
ンの打ち込みを行ない、アニールすることにより第２図
（ｃ）に示すｐウエルとｐ型アイソレーション領域が得
られる。
７を除いてレジストでマスクして、ボロン（Ｂ）のイオ
ンの打ち込みを行ない、アニールすることにより第２図
（ｃ）に示すｐウエルとｐ型アイソレーション領域が得
られる。
次に隣接せるトランジスタ間の酸化膜の下に、レジスト
をマスクとしてＢ及び砒素（As）のイオン打ち込みをそ
れぞれ行い、ｐ型、ｎ型のチャンネルカット8,9を形成
する。この基板を熱酸化することによりSi3N4膜に覆わ
れた領域以外は厚いフイールド酸化膜10が形成される。
この状態を第２図（ｄ）に示す。
をマスクとしてＢ及び砒素（As）のイオン打ち込みをそ
れぞれ行い、ｐ型、ｎ型のチャンネルカット8,9を形成
する。この基板を熱酸化することによりSi3N4膜に覆わ
れた領域以外は厚いフイールド酸化膜10が形成される。
この状態を第２図（ｄ）に示す。
以上でトランジスタの素子形成前の前工程が終わる。
基板上の薄いSi3N4膜、SiO2膜を化学的に洗浄除去し、M
OSおよびバイポーラのトランジスタ形成領域のシリコン
基板を露出せした後、この領域にゲート酸化膜11を成長
させる。
OSおよびバイポーラのトランジスタ形成領域のシリコン
基板を露出せした後、この領域にゲート酸化膜11を成長
させる。
次いで、バイポーラ・トランジスタのベース領域のみ開
口せるレジストによりＢのイオン打ち込みを行う。
口せるレジストによりＢのイオン打ち込みを行う。
次いで、全面にｎ型多結晶シリコンを成長させると共
に、先のベースイオン打ち込み領域のアニールを行う。
に、先のベースイオン打ち込み領域のアニールを行う。
次いで、ゲート電極部を除いて多結晶シリコンをエッチ
ング除去し、ゲート電極12を形成する。
ング除去し、ゲート電極12を形成する。
次いで、ｎ−MOS,p−MOSのソース、ドレイン領域に、ゲ
ート電極および必要領域以外のレジストでマスクしてA
s、及びＢのイオン打ち込みを行う。
ート電極および必要領域以外のレジストでマスクしてA
s、及びＢのイオン打ち込みを行う。
この際、As打ち込み時には、バイポーラ・トランジスタ
のエミッタ領域17、コレクタ領域18にもイオンを打ち込
む。また、Ｂ打ち込み時にはベース・コンタクト領域に
もＢを打ち込む。以上の工程で第２図（ｅ）が得られ
る。
のエミッタ領域17、コレクタ領域18にもイオンを打ち込
む。また、Ｂ打ち込み時にはベース・コンタクト領域に
もＢを打ち込む。以上の工程で第２図（ｅ）が得られ
る。
次いで、ゲート電極表面をブロック酸化膜として、SiO2
膜13を成長させ、全面にPSG膜14を成長させた後、電極
窓用のコンクタトホール16を開口する。
膜13を成長させ、全面にPSG膜14を成長させた後、電極
窓用のコンクタトホール16を開口する。
この状態で約1050℃の高温熱処理を行ってPSG膜をメル
トさせることにより、第２図（ｆ）が完成する。配線工
程以降の工程については説明を省略する。
トさせることにより、第２図（ｆ）が完成する。配線工
程以降の工程については説明を省略する。
上記に述べた、従来の技術による方法では、PSG膜の形
成はトランジスタ素子領域の形成後に行われる。
成はトランジスタ素子領域の形成後に行われる。
また電極窓の形成はCMOS、バイポーラ共、PSG膜形成後
に開口しているので、微細寸法を必要とするエミッタ、
ベース領域の窓もPSG膜の高温のドライメルト工程にさ
らされる。このためベース拡散領域を浅く出来ない。
に開口しているので、微細寸法を必要とするエミッタ、
ベース領域の窓もPSG膜の高温のドライメルト工程にさ
らされる。このためベース拡散領域を浅く出来ない。
またエミッタの電極窓は、エミッタ拡散領域とセルフア
ラインで形成出来ない。
ラインで形成出来ない。
以上のように、バイポーラ・トランジスタの性能の向上
には大きな問題点を含んでいるので改善が要望されてい
る。
には大きな問題点を含んでいるので改善が要望されてい
る。
上記問題点はCMOS部のドレイン、ソース領域、及びゲー
ト電極の形成を行った後、全面に層間絶縁膜（PSG膜）
を積層し、バイポーラ部の該層間絶縁層を除去する 次いで、バイポーラ部にベース、コレクタ領域を形成し
た後、表面絶縁膜に電極窓を開口し、全面に多結晶シリ
コン層を積層した後、イオン注入法、あるいはPSG膜か
らの固相拡散法等によりエミッタ領域を形成する。
ト電極の形成を行った後、全面に層間絶縁膜（PSG膜）
を積層し、バイポーラ部の該層間絶縁層を除去する 次いで、バイポーラ部にベース、コレクタ領域を形成し
た後、表面絶縁膜に電極窓を開口し、全面に多結晶シリ
コン層を積層した後、イオン注入法、あるいはPSG膜か
らの固相拡散法等によりエミッタ領域を形成する。
次いで、CMOS領域の多結晶シリコン層を除去し、層間絶
縁膜にテイパーエッチング法によりCMOS部の電極窓を形
成する工程を含むことよりなる本発明の製造方法によっ
て解決される。
縁膜にテイパーエッチング法によりCMOS部の電極窓を形
成する工程を含むことよりなる本発明の製造方法によっ
て解決される。
バイポーラ部の電極窓の形成は、PSG膜に開口するので
なく、表面酸化膜に開口し、多結晶シリコン層を積層し
た後、イオン打ち込み等によりエミッタ拡散層を形成す
るので、エミッタ領域は電極窓に対してセルフアライン
的に形成出来る。
なく、表面酸化膜に開口し、多結晶シリコン層を積層し
た後、イオン打ち込み等によりエミッタ拡散層を形成す
るので、エミッタ領域は電極窓に対してセルフアライン
的に形成出来る。
またバイポーラの精度の高いベース、エミッタ領域の形
成が全てCMOS部の素子形成、PSG膜の成長後に行うこと
が出来るので、ベース領域が浅く形成可能であり、後の
工程で拡散領域が拡がることがない。
成が全てCMOS部の素子形成、PSG膜の成長後に行うこと
が出来るので、ベース領域が浅く形成可能であり、後の
工程で拡散領域が拡がることがない。
本発明による一実施例を第１図（ａ）〜（ｄ）の工程断
面図により詳細説明する。トランジスタの素子形成の前
工程までは変わらないので、第２図（ｄ）から以後の工
程ついて説明する。図面の符号も同一のものは省略す
る。
面図により詳細説明する。トランジスタの素子形成の前
工程までは変わらないので、第２図（ｄ）から以後の工
程ついて説明する。図面の符号も同一のものは省略す
る。
第２図（ｄ）のごとく形成された基板を用い、全面のSi
3N4膜、SiO2膜を洗浄除去した後、新しくゲート酸化膜1
1を全面に形成する。全面にｎ型多結晶シリコンを成長
させ、ゲート電極12を除いて多結晶シリコンをエッチン
グ除去する。
3N4膜、SiO2膜を洗浄除去した後、新しくゲート酸化膜1
1を全面に形成する。全面にｎ型多結晶シリコンを成長
させ、ゲート電極12を除いて多結晶シリコンをエッチン
グ除去する。
次いで、ｐ−MOSのドレイン、及びソース領域、及びバ
イポーラ・トランジスタの外部ベース領域をのみ開口せ
るレジストをマスクとしてＢイオンの打ち込みを行う。
イポーラ・トランジスタの外部ベース領域をのみ開口せ
るレジストをマスクとしてＢイオンの打ち込みを行う。
更に、ｎ−MOSのドレイン、及びソース領域、及びバイ
ポーラ・トランジスタのコレクタ領域を開口せるレジス
トをマスクとして、Asのイオン打ち込みを行って第１図
（ａ）が得られる。
ポーラ・トランジスタのコレクタ領域を開口せるレジス
トをマスクとして、Asのイオン打ち込みを行って第１図
（ａ）が得られる。
次いで、ゲート電極及びソース、ドレイン、バイポーラ
・トランジスタ上に酸化膜13を成長させ、その上にPSG
膜14を積層する。バイポーラ・トランジスタの領域のPS
G膜を選択的にエッチング除去する。次いで950℃以下の
酸素ガス中の加熱でPSG膜のメルトを行う。
・トランジスタ上に酸化膜13を成長させ、その上にPSG
膜14を積層する。バイポーラ・トランジスタの領域のPS
G膜を選択的にエッチング除去する。次いで950℃以下の
酸素ガス中の加熱でPSG膜のメルトを行う。
次いで、ベース領域のみ開口せるレジストをマスクとし
てＢのイオン打ち込みを行い、バイポーラ・トランジス
タ部分に電極窓17を開口する。
てＢのイオン打ち込みを行い、バイポーラ・トランジス
タ部分に電極窓17を開口する。
次いで、全面に多結晶シリコン15を約500Å積層し、コ
レクタ、エミッタ領域のみ開口せるレジストをマスクと
してA3のイオン打ち込みを行う。このときエミッタ領域
の拡散量を正確にコントロールしつつAsを導入する。こ
の状態を第１図（ｃ）に示す。
レクタ、エミッタ領域のみ開口せるレジストをマスクと
してA3のイオン打ち込みを行う。このときエミッタ領域
の拡散量を正確にコントロールしつつAsを導入する。こ
の状態を第１図（ｃ）に示す。
次いで、MOS側の多結晶シリコン層をエッチング除去
し、ソース、ドレイン電極窓16をPSG膜のテーパーエッ
チング法により開口する。これを第１図（ｄ）に示す。
し、ソース、ドレイン電極窓16をPSG膜のテーパーエッ
チング法により開口する。これを第１図（ｄ）に示す。
バイポーラ部の多結晶シリコン層の配線パターンニン
グ、及びそれ以降のAl配線工程等については説明を省略
する。
グ、及びそれ以降のAl配線工程等については説明を省略
する。
以上に説明せるごとく本発明の製造方法を適用すること
により、ベース、エミッタ領域の形成は微細寸法にてコ
ントロールが可能となり、極めて高性能なるバイポーラ
・トランジスタの特性をもったBi−CMOS ICを得ること
が出来る。
により、ベース、エミッタ領域の形成は微細寸法にてコ
ントロールが可能となり、極めて高性能なるバイポーラ
・トランジスタの特性をもったBi−CMOS ICを得ること
が出来る。
第１図（ａ）〜（ｄ）は本発明にかかわるBi−MISの製
造工程順の断面図、 第２図（ａ）〜（ｆ）は従来の方法によるBi−MISの製
造工程順の断面図を示す。 図面において、 １はp+型シリコン基板、 ２はn+型埋没層、 ３はｎ型エピタキシアル層、 ４はSiO2膜、 ５はSi3N4膜、 ６はｐウエル、 ７はアイソレーション領域、 ８はｐ型チャンネルカット、 ９はｎ型チャンネルカット、 10はフイールド酸化膜、 11はゲート酸化膜、 12はゲート電極、 13は酸化膜、 14はPSG膜、 15は多結晶シリコン、 16,17は電極窓、 をそれぞれ示す。
造工程順の断面図、 第２図（ａ）〜（ｆ）は従来の方法によるBi−MISの製
造工程順の断面図を示す。 図面において、 １はp+型シリコン基板、 ２はn+型埋没層、 ３はｎ型エピタキシアル層、 ４はSiO2膜、 ５はSi3N4膜、 ６はｐウエル、 ７はアイソレーション領域、 ８はｐ型チャンネルカット、 ９はｎ型チャンネルカット、 10はフイールド酸化膜、 11はゲート酸化膜、 12はゲート電極、 13は酸化膜、 14はPSG膜、 15は多結晶シリコン、 16,17は電極窓、 をそれぞれ示す。
Claims (1)
- 【請求項１】バイポーラとMIS部よりなる集積回路にお
いて、 MIS部のドレイン、ソース領域、及びゲート電極（12）
の形成を行った後、全面に層間絶縁膜（14）を積層し、
バイポーラ部の該層間絶縁層を除去した後、 該バイポーラ部のベース領域に不純物を導入する工程
と、 前記バイポーラ部の表面絶縁膜に電極窓（17）を開口し
た後、全面に多結晶シリコン層（15）を積層し、エミッ
タ領域を形成する工程と、 MIS領域の前記多結晶シリコン層（15）を除去し、層間
絶縁膜（14）をエッチング法によりMIS部の電極層（1
6）を形成する工程を含むことを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072873A JPH0671066B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072873A JPH0671066B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230354A JPS61230354A (ja) | 1986-10-14 |
| JPH0671066B2 true JPH0671066B2 (ja) | 1994-09-07 |
Family
ID=13501878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072873A Expired - Lifetime JPH0671066B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671066B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101716B2 (ja) * | 1987-03-20 | 1995-11-01 | 富士通株式会社 | バイポ−ラ−ｃｍｉｓデバイスの製造方法 |
| JPS63278371A (ja) * | 1987-05-11 | 1988-11-16 | Nippon Precision Saakitsutsu Kk | バイポ−ラトランジスタの製造方法 |
| JPH09199513A (ja) * | 1996-01-19 | 1997-07-31 | Mitsubishi Electric Corp | バイポーラトランジスタおよび該バイポーラトランジスタを有する半導体装置 |
-
1985
- 1985-04-05 JP JP60072873A patent/JPH0671066B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61230354A (ja) | 1986-10-14 |
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