JP2022095150A - 半導体装置 - Google Patents

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Abstract

【課題】半導体基板上に絶縁膜を介して設けられた受動素子に接続される回路の誤動作を抑制することができる半導体装置を提供する。【解決手段】第１導電型の半導体基体（１，２）と、半導体基体（１，２）に接続された第１電極５と、半導体基体（１，２）の上部に設けられた第２導電型の第１半導体領域３と、第１半導体領域３の上部に設けられた第１導電型の第２半導体領域４と、第１半導体領域３に電気的に接続された第２電極７ａと、第２半導体領域４の上面側に設けられた絶縁膜９と、絶縁膜９の上面側に設けられた受動素子６とを備える。【選択図】図１

Description

本発明は、半導体装置に関し、特に、半導体基板上に絶縁膜を介して配置された受動素子を備える半導体装置に関する。
出力段となる縦型のＭＯＳＦＥＴ等の電力用半導体素子と、電力用半導体素子を制御するための制御回路を同一半導体チップに集積（混載）したハイサイド型パワーＩＣが提案されている。ハイサイド型パワーＩＣは、制御回路用の半導体素子として各種ＭＯＳＦＥＴ、各種抵抗素子、各種容量素子を有している。容量素子の一例として、ＰＩＰ（Ｐｏｌｙｓｉｌｉｃｏｎ－Ｉｎｓｕｌａｔｏｒ－Ｐｏｌｙｓｉｌｉｃｏｎ）型容量素子が挙げられる。ＰＩＰ型容量素子は、ポリシリコン層、絶縁膜、及びポリシリコン層の積層構造で構成されている。上下のポリシリコン層で構成される端子には各種デバイスが接続されて回路を構成している。ハイサイド型パワーＩＣでは、ＰＩＰ型容量素子はフィールド酸化膜（ＬＯＣＯＳ膜）上に設けられる。
特許文献１は、ＭＯＳＦＥＴと絶縁膜上のＰＩＰ型容量素子が同一基板上に形成された構造を開示する。特許文献２及び特許文献３は、各種拡散層の上に絶縁膜を形成し、絶縁膜上にポリシリコン抵抗素子やＰＩＰ型容量素子を配置した構造を開示する。特許文献４は、同一基板上に縦型ＭＯＳＦＥＴと制御回路が集積され、集積回路がｐウェル上に設けられた構造を開示する。ｐウェルにはＭＯＳＦＥＴのソース電位が印加され、ｐウェル上に酸化膜を介してキャパシタが設けられている。
特開２００９－１５８７７９号公報 特許第６７０７９１７号 特開２０１３－８９７６４号公報 特開２００３－２６４２８９号公報
特許文献１～４に記載の半導体装置において、ＰＩＰ型容量素子の下層のポリシリコン膜と、下層のポリシリコン膜の下の絶縁膜と、絶縁膜の下の半導体基板により、回路設計上は意図しない容量成分である寄生容量が形成される。ハイサイド型パワーＩＣでは、半導体基板が高電位端子（ＶＣＣ端子）に接続されるため、寄生容量は高電位端子とＰＩＰ型容量素子が使用される内部回路間を容量結合することになり、回路誤動作の原因となる。ＰＩＰ型容量素子はポリシリコン配線やポリシリコン抵抗素子よりも比較的大きなポリシリコン層で構成されるため、寄生容量は比較的大きな容量値を持つ。また、微細化が進み、段差軽減のために絶縁膜を薄くすると、寄生容量値は更に大きくなるため、回路誤動作の危険性が増す。
上記課題に鑑み、本発明は、半導体基板上に絶縁膜を介して設けられたＰＩＰ型容量素子等の受動素子に接続される寄生容量を低減することができ、受動素子に接続される回路の誤動作を抑制することができる半導体装置を提供することを目的とする。
本発明の一態様は、（ａ）第１導電型の半導体基体と、（ｂ）半導体基体に電気的に接続された第１電極と、（ｃ）半導体基体の上部に設けられた第２導電型の第１半導体領域と、（ｄ）第１半導体領域の上部に設けられた第１導電型の第２半導体領域と、（ｅ）第１半導体領域に電気的に接続された第２電極と、（ｆ）第２半導体領域の上面側に設けられた絶縁膜と、（ｇ）絶縁膜の上面側に設けられた受動素子とを備える半導体装置であることを要旨とする。
本発明によれば、半導体基板上に絶縁膜を介して設けられた受動素子に接続される回路の誤動作を抑制することができる半導体装置を提供することができる。
第１実施形態に係る半導体装置の断面図である。 第１実施形態に係る半導体装置の半導体基体の平面図である。 第１実施形態に係る半導体装置の空乏層の広がりを示す断面図である。 第１実施形態に係る半導体装置の空乏層の広がりを示す他の断面図である。 第１実施形態に係る半導体装置の回路図である。 第１比較例に係る半導体装置の断面図である。 第１比較例に係る半導体装置の回路図である。 第２比較例に係る半導体装置の断面図である。 第２比較例に係る半導体装置の回路図である。 第１実施形態に係る半導体集積回路の断面図である。 第１実施形態に係る半導体集積回路の回路図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の平面図である。 図１４のＢ－Ｂ方向から見た断面図である。 第５実施形態に係る半導体装置の平面図である。 図１６のＢ－Ｂ方向から見た断面図である。
以下において、図面を参照して本発明の各実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明では、「第１主電極領域」及び「第２主電極領域」は、主電流が流入若しくは流出する半導体素子の主電極領域である。「第１主電極領域」とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）であれば、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。また、「第２主電極領域」とは、ＩＧＢＴであれば、上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＳＩサイリスタやＧＴＯであれば、上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
また、以下の説明における「上面」「下面」等の上下や左右等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」又は「－」は、「＋」又は「－」が付されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い（換言すれば、比抵抗が低い又は高い）半導体領域であることを意味する。但し、図面の表現において、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度（比抵抗）が厳密に同じであることを意味するものではない。
（第１実施形態）
＜半導体装置＞
第１実施形態に係る半導体装置は、図１に示すように、第１導電型（ｎ型）の半導体基体（１，２）を備える。半導体基体（１，２）は、ｎ＋型の低比抵抗層１と、低比抵抗層１の上面側に設けられ、低比抵抗層１よりも低不純物濃度且つ高比抵抗のｎ－型の高比抵抗層２で構成されている。低比抵抗層１は、例えばシリコン（Ｓｉ）からなる半導体基板（Ｓｉウェハ）で構成されている。高比抵抗層２は、低比抵抗層１上にエピタキシャル成長されたＳｉからなるエピタキシャル成長層で構成されている。半導体基体（１，２）は、例えばＳｉからなる半導体材料を母材とする場合を例示するが、母材はＳｉに限定されない。なお、高比抵抗層２となるｎ－型の半導体基板（Ｓｉウェハ）の下面側に、ｎ＋型の不純物添加層からなる低比抵抗層１をイオン注入や熱拡散で形成することで半導体基体（１，２）を構成してもよい。
半導体基板を低比抵抗層１とする場合、低比抵抗層１の不純物濃度は例えば２×１０１８ｃｍ－３～１×１０１９ｃｍ－３程度である。この場合、高比抵抗層２の不純物濃度は例えば１×１０１２ｃｍ－３～１×１０１６ｃｍ－３程度に選択でき、ここでは例えば１×１０１５ｃｍ－３～１×１０１６ｃｍ－３程度である。ｎ－型の半導体基板からなる高比抵抗層２の下面に、ｎ＋型の不純物添加層で低比抵抗層１を形成する場合は、低比抵抗層１の不純物濃度を５×１０１８ｃｍ－３～１×１０２１ｃｍ－３程度とすることが可能である。なお、低比抵抗層１の不純物濃度は一定でなくてもよく、低比抵抗層１の下面で１×１０２１ｃｍ－３程度まで高不純物濃度となるような不純物プロファイルでも構わない。低比抵抗層１は、例えば５×１０１８ｃｍ－３～２×１０１９ｃｍ－３程度の上層と、３×１０１９ｃｍ－３～１×１０２１ｃｍ－３程度の下層との複合構造で構成されていてもよい。
低比抵抗層１の下面側には第１電極としての下面電極（裏面電極）５が設けられている。下面電極５には、高電位側の第１電位端子（ＶＣＣ端子）７１が接続されている。低比抵抗層１には、第１電位端子７１から下面電極５を介して第１電位が印加される。第１電位としては、例えば、ハイサイド型パワーＩＣの１５Ｖ程度の電源電位（ＶＣＣ電位）が印加される。
高比抵抗層２の上部には、第２導電型（ｐ－型）の第１半導体領域３が選択的に設けられている。第１半導体領域３は、例えば、高比抵抗層２にｐ型不純物をイオン注入し、熱処理を行うことにより形成された拡散層で構成されている。第１半導体領域３の不純物濃度は、例えば６×１０１５ｃｍ－３程度であるが、特に限定されない。第１半導体領域３の不純物濃度は、高比抵抗層２の不純物濃度と同一であってもよく、高比抵抗層２の不純物濃度よりも高くてもよく、高比抵抗層２の不純物濃度よりも低くてもよい。第１半導体領域３の不純物濃度、位置及び深さは、詳細は後述するが、第１実施形態に係る半導体装置の動作時に受動素子６の下方の領域を空乏化することができるように調整されている。
第１半導体領域３の上部にはｎ－型の第２半導体領域４が選択的に設けられている。第２半導体領域４は、例えば、高比抵抗層２にｎ型不純物をイオン注入し、熱処理を行うことにより形成された拡散層で構成されている。第２半導体領域４の一部は、第１半導体領域３の外側まで延伸し、高比抵抗層２に接している。このため、第２半導体領域４は高比抵抗層２と同電位（ＶＣＣ電位）となる。第２半導体領域４の不純物濃度は、例えば６×１０１５ｃｍ－３程度であるが、特に限定されない。第２半導体領域４の不純物濃度、位置及び深さは、詳細は後述するが、第１実施形態に係る半導体装置の動作時に受動素子６の下方の領域を空乏化することができるように調整されている。
第１半導体領域３及び第２半導体領域４の上面側には絶縁膜９が設けられている。絶縁膜９は、例えばシリコン局部的酸化（ＬＯＣＯＳ）法により選択的（局所的）に形成された局部絶縁膜（ＬＯＣＯＳ膜）等のフィールド酸化膜で構成されている。なお、絶縁膜９は、フィールド酸化膜以外の絶縁膜で構成されていてもよい。
絶縁膜９には開口部が設けられている。絶縁膜９がＬＯＣＯＳ膜である場合には、絶縁膜９の形成時に開口部を選択的に形成してもよく、絶縁膜９を形成後にドライエッチング等により形成してもよい。絶縁膜９の開口部は、第１半導体領域３の上部に設けられた第１半導体領域３よりも高不純物濃度のｐ＋型のコンタクト領域７を露出する。絶縁膜９の開口部内には第２電極としての電極７ａがｐ＋型のコンタクト領域７と接するように設けられている。第１半導体領域３は、コンタクト領域７を介して低電位側の第２電位端子（ＧＮＤ端子）７２に電気的に接続されている。第２電位端子７２には、第１電位端子７１に印加される第１電位（ＶＣＣ）よりも低電位である第２電位として、例えば接地電位（ＧＮＤ電位）が印加される。
絶縁膜９の上面側には、ＰＩＰ型容量素子である受動素子６が配置されている。受動素子６は、絶縁膜９の上面側に設けられた第１導電層（下部電極）６１と、第１導電層６１の上面側に設けられた誘電体層６２と、誘電体層６２の上面側に設けられた第２導電層（上部電極）６３との積層構造で構成されている。なお、図１では、誘電体層６２の右側端部が絶縁膜９の上面に接する場合を例示するが、誘電体層６２は第１導電層６１の上面にのみ設けられていてもよい。また、第２導電層６３の右側端部が段差部を有して絶縁膜９の上面に接する場合を例示するが、第２導電層６３は誘電体層６２の上面にのみ設けられていてもよい。
第１導電層６１及び第２導電層６３は、例えば高濃度で不純物が添加されたポリシリコンで構成されている。第１導電層６１及び第２導電層６３のそれぞれの不純物濃度は互いに同一でもよく、互いに異なっていてもよい。誘電体層６２は、例えば高温酸化膜（ＨＴＯ）等の絶縁膜で構成されている。第１導電層６１には第１端子８１が接続され、第２導電層６３には第２端子８２が接続されている。第１端子８１及び第２端子８２は、所望の回路特定が実現できるように、内部回路の所定の箇所に接続して使用される。
受動素子６の下方の第２半導体領域４及び第１半導体領域３のそれぞれの両側の端部は、受動素子６の第１導電層６１及び第２導電層６３のそれぞれの両側の端部よりも外側の位置に設けられている。なお、第２半導体領域４及び第１半導体領域３のそれぞれの両側の端部は、受動素子６の第１導電層６１及び第２導電層６３のそれぞれの両側の端部よりも内側の位置に設けられていてもよい。
図２は、半導体基体（１，２）を上面側から見た平面レイアウトの一例を示す。図２において、第２半導体領域４上に絶縁膜９を介して配置される受動素子６の位置を破線で模式的に示している。第１半導体領域３及び第２半導体領域４のそれぞれは矩形の平面パターンを有しているが、これに限定されない。第１半導体領域３及び第２半導体領域４のそれぞれは、平面パターン上、受動素子６に重なり、受動素子６の全体を覆うように設けられている。なお、第１半導体領域３及び第２半導体領域４のそれぞれは、平面パターン上、受動素子６の全体を覆わずに、受動素子６の一部のみを覆うように設けられていてもよい。
図３は、第１実施形態に係る半導体装置において、第１電位端子７１に第１電位として、通常動作時であるＶＣＣ電位よりも低く、ＧＮＤ電位よりも高い電圧（例えば５Ｖ程度）を印加し、第２電位端子７２に第２電位としてＧＮＤ電位を印加したときの空乏層Ｄ１，Ｄ２，Ｄ３の広がりを模式的に示している。図３に示すように、高比抵抗層２と第１半導体領域３のｐｎ接合から、高比抵抗層２側及び第１半導体領域３側の双方に空乏層Ｄ１が伸びる。また、第１半導体領域３も高比抵抗層２と接しているために高電位となり、第１半導体領域３と高比抵抗層２のｐｎ接合からも第１半導体領域３及び第２半導体領域４側の双方に空乏層Ｄ２が伸びる。また、第１半導体領域３と絶縁膜９との接合から第１半導体領域３側に空乏層Ｄ３が伸びる。
図４は、第１実施形態に係る半導体装置において、第１電位端子７１に第１電位として通常動作時であるＶＣＣ電位（例えば１３Ｖ程度）を印加し、第２電位端子７２に第２電位としてＧＮＤ電位を印加したときの空乏層Ｄ４の広がりを模式的に示している。図４では、ＰＩＰ型容量素子である受動素子６が形成する容量Ｃ１と、受動素子６に接続される寄生容量Ｃ２を回路記号で模式的に示している。
図４に示すように、図３に示した空乏層Ｄ１，Ｄ２，Ｄ３が更に広がり繋がった空乏層Ｄ４が形成されて、第２半導体領域４及び第１半導体領域３の受動素子６直下の部分を概ね又は完全に空乏化することができる。半導体基体（１，２）、第１半導体領域３及び第２半導体領域４の位置、接合深さ及び不純物濃度を調整することにより、所定の第１電位及び第２電位を印加したときに、図４に示すように第１半導体領域３及び第２半導体領域４の受動素子６直下の部分を概ね又は完全に空乏化することができる。この結果、受動素子６に接続される寄生容量を低減することができ、回路誤動作を抑制することができる。なお、第１半導体領域３及び第２半導体領域４の受動素子６直下の部分が必ずしも完全に空乏化されなくてもよく、その場合でも寄生容量を低減する効果を奏する。
例えば、高比抵抗層２、第１半導体領域３及び第２半導体領域４のそれぞれが平均濃度６×１０１５ｃｍ－３の平坦な濃度プロファイルを有していると仮定した場合、第１電位端子７１及び第２電位端子７２間の電圧として自動車の標準的なバッテリ電圧である１３Ｖを印加時に、高比抵抗層２、第１半導体領域３及び第２半導体領域４のそれぞれの接合から伸びる空乏層の幅は１．２μｍ程度となる。したがって、第２半導体領域４の深さを１．２μｍ未満とし、高比抵抗層２と第２半導体領域４に挟まれる第１半導体領域３の幅を２．４μｍ未満となるように第１半導体領域３及び第２半導体領域４を形成すれば、完全空乏化を実現することができる。
図５は、第１実施形態に係る半導体装置の等価回路図である。図５に示すように、受動素子６の容量Ｃ１に絶縁膜９による酸化膜容量Ｃｏが接続されている。酸化膜容量ＣｏとＶＣＣ電位の間に空乏層容量Ｃａが接続され、酸化膜容量ＣｏとＧＮＤ電位の間に空乏層容量Ｃｂが接続されている。ＶＣＣ電位に接続される寄生容量Ｃｖｃｃ、ＧＮＤ電位に接続される寄生容量Ｃｇｎｄはそれぞれ、以下のようになる：

Ｃｖｃｃ≒Ｃａ／（Ｃｏ＋Ｃａ）×Ｃｏ （＜Ｃｏ） ...（１）

Ｃｇｎｄ≒Ｃｂ／（Ｃｏ＋Ｃａ）×Ｃｏ （＜Ｃｏ） ...（２）
第１実施形態に係る半導体装置では、空乏層容量Ｃａ，Ｃｂは酸化膜容量Ｃｏに直列に接続されるため、合成された寄生容量Ｃｖｃｃ，Ｃｇｎｄを酸化膜容量Ｃｏよりも低減することができる。絶縁膜９の厚さを０．３μｍとした場合、酸化膜容量Ｃｏは０．１１ｆＦ／μｍ２である。平均不純物濃度６×１０１５ｃｍ－３の第２半導体領域４と平均不純物濃度６×１０１５ｃｍ－３の第１半導体領域３の接合に１３Ｖを印加したときの空乏層容量Ｃａ，Ｃｂは０．０４ｆＦ／μｍ２である。第１実施形態に係る半導体装置の構造では単純なｐｎ接合よりも空乏層は伸びるため、空乏層容量Ｃａ，Ｃｂは０．０４ｆＦ／μｍ２よりも小さくなると見積もることができる。以上から、酸化膜容量Ｃｏと空乏層容量Ｃａ，Ｃｂの直列合成容量Ｃｖｃｃ，Ｃｇｎｄは、少なくとも単独の酸化膜容量Ｃｏの１／４以下になると見積もることができる。実際には端子までの距離として平面的な距離も加わるので、上記よりも空乏層容量Ｃａ，Ｃｂは更に低下すると考えられる。
＜第１比較例＞
次に、第１比較例に係る半導体装置を説明する。第１比較例に係る半導体装置は、図６に示すように、高比抵抗層２の上部に、図１に示した第１半導体領域３及び第２半導体領域４が設けられていない点が、図１に示した実施形態に係る半導体装置と異なる。高比抵抗層２の上面側に、絶縁膜９を介して受動素子６が設けられている。
図６において、受動素子６の容量Ｃ１、受動素子６に接続される寄生容量Ｃ３、第１電位端子７１に第１電位（ＶＣＣ電位）を印加したときに形成される空乏層Ｄ５を模式的に示している。寄生容量Ｃ３は、高比抵抗層２、空乏層Ｄ５、絶縁膜９及び第１導電層６１で構成される。図７に示すように、寄生容量Ｃ３は、受動素子６の第１端子８１とＶＣＣ電位の間に接続され、回路誤動作の原因となる。
＜第２比較例＞
次に、第２比較例に係る半導体装置を説明する。第２比較例に係る半導体装置は、図８に示すように、高比抵抗層２の上部にｐ－型の半導体領域１１のみが設けられている点が、図１に示した実施形態に係る半導体装置と異なる。半導体領域１１には第２電位端子７２が接続されている。半導体領域１１の上面側に、絶縁膜９を介して受動素子６が設けられている。
図８において、受動素子６の容量Ｃ１、受動素子６に接続される寄生容量Ｃ４、第１電位端子７１にＶＣＣ電位を印加し第２電位端子７２にＧＮＤ電位を印加したときに形成される空乏層Ｄ６，Ｄ７を模式的に示している。寄生容量Ｃ４は、半導体領域１１、空乏層Ｄ６，Ｄ７、絶縁膜９及び第１導電層６１で構成される。
第２比較例に係る半導体装置では、ｎ－型の高比抵抗層２とは逆導電型であるｐ－型の半導体領域１１を設けて、半導体領域１１をＧＮＤ電位とすることにより、ＶＣＣ電位である高比抵抗層２とは電気的に分離される。しかし、図９に示すように、受動素子６の第１端子８１とＧＮＤ電位間に寄生容量Ｃ４が接続されることになり、回路誤動作の原因となる。
また、第２比較例に係る半導体装置において、ｐ－型の半導体領域１１に第２電位端子７２を接続せず、半導体領域１１を浮遊電位にする場合が考えられる。この場合、半導体領域１１の電位は絶縁膜９中の電荷やパッケージ中の電荷の影響を受け易いため、長時間の電圧印加によって移動する可動電荷の影響を受けて特性が変動し、信頼性が低下する危険性がある。
これら第１及び第２の比較例に対して、第１実施形態に係る半導体装置によれば、図１に示すように、ＰＩＰ型容量素子としての受動素子６を配置する絶縁膜９の下に、ｐ－型の第１半導体領域３及びｎ－型の第２半導体領域４を多重に配置し、第２半導体領域４に高電位である第１電位、第１半導体領域３に低電位である第２電位を印加して第１半導体領域３及び第２半導体領域４の空乏化を促進することで、空乏層容量を低減することができる。このため、受動素子６に接続される寄生容量を低減することができ、受動素子６に接続される回路の誤動作を抑制することができる。
＜半導体集積回路＞
第１実施形態に係る半導体装置を適用した半導体集積回路の一例として、ハイサイド型パワーＩＣを説明する。第１実施形態に係る半導体集積回路は、図１０に示すように、同一の半導体チップに出力部１００及び回路部２００をモノリシックに集積したパワーＩＣである。
図１０の右側に示すように、出力部１００に集積化されるパワー半導体素子である出力段素子１０１として、縦型且つトレンチゲート型のｎチャネルＭＯＳＦＥＴを例示する。低比抵抗層１の一部が出力段素子１０１の第１主電極領域（ドレイン領域）として機能し、この第１主電極領域上に位置する高比抵抗層２の一部が出力段素子１０１のドリフト層として機能する。低比抵抗層１の下面側にはドレイン電極となる下面電極５が配置されている。下面電極５は、電源端子である第１電位端子７１に接続される。第１電位端子７１には、第１電位として例えば１３Ｖ程度の電源電位（ＶＣＣ電位）が印加される。
出力部１００側に位置する高比抵抗層２の上部の一部には第２導電型（ｐ型）のボディ領域（ベース領域）１３が配置されている。ボディ領域１３の上部には、高比抵抗層２よりも高不純物濃度のｎ＋型の第２主電極領域（ソース領域）１５ａ，１５ｂが選択的に設けられている。ボディ領域１３の上部には、ソース領域１５ａ，１５ｂに接するようにｐ＋型のベースコンタクト領域１６が選択的に設けられている。
図１０の単位セルに着目すれば、ボディ領域１３の上面から掘り込まれた一対の対向するトレンチ１７ａ，１７ｂが設けられている。トレンチ１７ａ，１７ｂは、少なくとも側面の一部がボディ領域１３と接し、ボディ領域１３よりも深く設けられている。図１０の断面図では、一対のトレンチ１７ａ，１７ｂとして見かけ上の例示がされているが、実際には図１０の紙面の前後方向で連続した、平面形状が環状の１つのトレンチでもよい。また、高比抵抗層２の上部の一部には、トレンチ１７ａに接するように、ｐ型のウェル領域（ｐウェル）２３が設けられている。
トレンチ１７ａ，１７ｂの内側には、トレンチ１７ａ，１７ｂの内面に沿ってゲート絶縁膜１８が設けられている。トレンチ１７ａ，１７ｂの内側には、ゲート絶縁膜１８を介してゲート電極１９ａ，１９ｂが埋め込まれ、トレンチ型の制御電極構造（１８，１９ａ），（１８，１９ｂ）を構成している。
ゲート絶縁膜１８としては、例えばシリコン酸化膜（ＳｉＯ２膜）等が使用可能であるが、ＳｉＯ２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。
ゲート電極１９ａ，１９ｂの材料としては、例えばｎ型不純物又はｐ型不純物が高濃度に添加されたポリシリコン（ドープドポリシリコン）が使用可能であるが、ドープドポリシリコン（ＤＯＰＯＳ）の他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、高融点金属とポリシリコンとのシリサイド等が使用可能である。更にゲート電極１９ａ，１９ｂの材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。
ゲート電極１９ａ，１９ｂは、ゲート絶縁膜１８を介して、ボディ領域１３のトレンチ１７ａ，１７ｂの側面側の部分の表面ポテンシャルを静電的に制御することにより、ボディ領域１３のトレンチ１７ａ，１７ｂの側面側に反転チャネルを形成させる。出力段素子１０１においては、上面側のソース領域１５ａ，１５ｂと、ソース領域１５ａ，１５ｂに対向する下面側の低比抵抗層１の一部で構成されるドレイン領域の間を反転チャネルを介して主電流が流れる。
図１０の中央に示すように、回路部２００は、出力段素子１０１を制御する回路素子２０１，２０２を含む。例えば回路素子２０１を横型のｎチャネルＭＯＳＦＥＴとし、回路素子２０２を横型のｐチャネルＭＯＳＦＥＴとした相補型ＭＯＳ（ＣＭＯＳ）が回路素子として採用可能である。回路素子２０１は、高比抵抗層２の上部に設けられたｐ型のウェル（ｐウェル）２２に設けられる。ｐウェル２２，２３の不純物濃度は例えば１×１０１６ｃｍ－３程度である。
回路素子２０１は、ｐウェル２２の上部にｎ＋型の第１主電極領域（ソース領域）２５と第２主電極領域（ドレイン領域）２６を対向させている。ソース領域２５及びドレイン領域２６は互いに離間して選択的に設けられており、高比抵抗層２よりも高不純物濃度である。
ｐウェル２２上には平面型の制御電極構造（２７，２８）が横方向に延在している。制御電極構造（２７，２８）は、ソース領域２５とドレイン領域２６の間のｐウェル２２上に設けられたゲート絶縁膜２７と、ゲート絶縁膜２７上に配置されたゲート電極２８を備える。ゲート電極２８は、ゲート絶縁膜２７を介して、ｐウェル２２の表面ポテンシャルを静電的に制御することにより、ｐウェル２２の表層に反転チャネルを形成する。
回路素子２０２は、ｐウェル２２の上部に設けられ、ｎ型のウェル（ｎウェル）２４に設けられる。ｎウェル２４の不純物濃度は例えば１×１０１７ｃｍ－３程度である。ｎウェル２４の不純物濃度は高比抵抗層２の不純物濃度よりも低くてもよい。回路素子２０２は、ｎウェル２４の上部にｐ＋型の第１主電極領域（ソース領域）２９及び第２主電極領域（ドレイン領域）３０を対向させている。ソース領域２９及びドレイン領域３０は互いに離間して選択的に設けられており、ｐウェル２２よりも高不純物濃度である。
ｎウェル２４上には平面型の制御電極構造（３１，３２）が横方向に延在している。制御電極構造（３１，３２）は、ソース領域２９とドレイン領域３０の間のｎウェル２４上に設けられたゲート絶縁膜３１と、ゲート絶縁膜３１上に配置されたゲート電極３２を備える。ゲート電極３２は、ゲート絶縁膜３１を介して、ｎウェル２４の表面ポテンシャルを静電的に制御することにより、ｎウェル２４の表層に反転チャネルを形成する。高比抵抗層２の上面の回路素子２０１、回路素子２０２及び出力段素子１０１等の間には、局部絶縁膜（ＬＯＣＯＳ膜）等のフィールド酸化膜である絶縁膜９が選択的に設けられている。
図１０の左側に示すように、回路部２００は、第１実施形態に係る半導体装置２０３の構造を含む。半導体装置２０３は、高比抵抗層２の上部に選択的に設けられたｐ－型の第１半導体領域３と、第１半導体領域３の上部に選択的に設けられたｎ－型の第２半導体領域４を備える。第１半導体領域３は、例えば出力部１００のボディ領域１３、ｐウェル領域２３、又は回路部２００のｐウェル２２等と同一の深さ及び不純物濃度であってもよく、出力部１００のボディ領域１３、ｐウェル領域２３、又は回路部２００のｐウェル２２等と同一工程で形成してもよい。第２半導体領域４は、例えば回路部２００のｎウェル２４等と同一の深さ及び不純物濃度であってもよく、回路部２００のｎウェル２４等と同一工程で形成してもよい。
第１半導体領域３及び第２半導体領域４の上面側には絶縁膜９が形成されている。絶縁膜９の開口部はｐ＋型のコンタクト領域７を介して第２電位端子（ＧＮＤ端子）７２に電気的に接続されている。第２電位端子には第２電位（ＧＮＤ電位）が印加される。
絶縁膜９の上面側には、ＰＩＰ型容量素子である受動素子６が配置されている。受動素子６は、絶縁膜９の上面側に設けられた第１導電層６１と、第１導電層６１の上面側に設けられた誘電体層６２と、誘電体層６２の上面側に設けられた第２導電層６３との積層構造で構成されている。第１導電層６１には第１端子８１が接続され、第２導電層６３には第２端子８２が接続されている。
図１１は、第１実施形態に係る半導体集積回路の等価回路図を示す。図１１に示すように、第１実施形態に係る半導体集積回路は、出力部１００及び回路部２００を備える。図１０に示した回路素子２０１，２０２は、図１１に示した回路部２００に含まれるＭＯＳトランジスタＴ１，Ｔ２に対応する。ＭＯＳトランジスタＴ１，Ｔ２は例えば出力部１００を制御する制御回路の一部に相当する。図１０に示した出力段素子１０１は、図１１に示した出力部１００のＭＯＳトランジスタＴ０に対応する。ＭＯＳトランジスタＴ０には還流ダイオードＤ０が接続されている。ＭＯＳトランジスタＴ０のソース端子が出力端子ＯＵＴに接続され、ＭＯＳトランジスタＴ０のドレイン端子が第１電位端子（電源端子）ＶＣＣに接続されている。図１０に示した半導体装置２０３は、図１１では図示を省略しているが、回路部２００に含まれる。
第１実施形態に係る半導体集積回路によれば、出力部１００及び回路部２００を混載したパワーＩＣに半導体装置２０３の構造を適用することにより、半導体装置２０３の受動素子６の寄生容量を低減することができるので、受動素子６に接続される回路部２００の誤動作を抑制することができる。更に、半導体装置２０３の構造を適用する際に、ｐ－型の第１半導体領域３及びｎ－型の第２半導体領域４を出力部１００又は回路部２００の他の半導体領域と同一の工程で形成することにより、工数の増加を抑制することができる。
（第２実施形態）
第２実施形態に係る半導体装置は、図１２に示すように、ｎ－型の第２半導体領域４の一部がｐ－型の第１半導体領域３の外側に延在せず、第２半導体領域４の左側の側面が第１半導体領域３の左側の側面と略一致する点が、図１に示した第１実施形態に係る半導体装置と異なる。第２半導体領域４の左側の側面は、ｎ－型の高比抵抗層２に接している。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第２実施形態に係る半導体装置によれば、ｎ－型の第２半導体領域４の一部がｐ－型の第１半導体領域３の外側に延在しない場合でも、ｎ－型の第２半導体領域４の一部がｎ－型の高比抵抗層２に接していれば、第１実施形態に係る半導体装置と同様の効果を奏する。
（第３実施形態）
第３実施形態に係る半導体装置は、図１３に示すように、ｎ－型の第２半導体領域４が、ｐ－型の第１半導体領域３の内部に設けられている点が、図１に示した第１実施形態に係る半導体装置と異なる。第２半導体領域４の内部には、第２半導体領域４よりも高不純物濃度のｎ＋型のコンタクト領域１０が設けられている。ｎ＋型のコンタクト領域１０には、絶縁膜９の開口部内に設けられた第３電極としての電極１０ａが接触している。電極１０ａには第３電位端子７３が接続されている。第３電位端子７３には、第３電位として、第２電位よりも高い電位が印加される。第３電位としては、例えば第１電位端子７１に印加される第１電位と同一のＶＣＣ電位であってよい。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第３実施形態に係る半導体装置によれば、ｎ－型の第２半導体領域４が、ｐ－型の第１半導体領域３の内部に設けられている場合には、第２半導体領域４に第３電位端子７３を介してＶＣＣ電位を印加することで、第２半導体領域４を半導体基体（１，２）と同電位とすることができる。よって、第１実施形態に係る半導体装置と同様の効果を奏する。
（第４実施形態）
第４実施形態に係る半導体装置は、図１４に示すように、第２半導体領域４が櫛歯形の平面パターンを有している点が、図２に示した第１実施形態に係る半導体装置の平面レイアウトと異なる。第２半導体領域４がなす櫛歯形の歯に相当するストライプ形状の平面パターン（ストライプ部）が、第１半導体領域３と重なるように互いに平行に延伸する。
図１４の第２半導体領域４の櫛歯形の歯の部分を通過するＡ－Ａ方向から見た断面は、図１に対応する。図１４の第２半導体領域４の櫛歯形の歯の部分を通過しないＢ－Ｂ方向から見た断面は、図１５に対応する。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第４実施形態に係る半導体装置によれば、第２半導体領域４が櫛歯形の平面パターンを有することにより、第２半導体領域４及び第１半導体領域３の接合面積を増加させることができるので、受動素子６直下の領域を完全空乏化し易くなる。
（第５実施形態）
第５実施形態に係る半導体装置は、図１６に示すように、第２半導体領域４の平面パターンが、図１４に示した第４実施形態に係る半導体装置の平面レイアウトと異なる。第２半導体領域４は、第１半導体領域３と重なるように互いに平行に延伸するストライプ形状の平面パターンを有する。
図１６の第２半導体領域４のストライプ部を通過するＡ－Ａ方向から見た断面は、図１に対応する。図１６の第２半導体領域４のストライプ部を通過しないＢ－Ｂ方向から見た断面は、図１７に対応する。第５実施形態に係る半導体装置の他の構成は、第４実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第５実施形態に係る半導体装置によれば、第４実施形態に係る半導体装置と同様に、第２半導体領域４がストライプ形状の平面パターンを有することにより、第２半導体領域４及び第１半導体領域３の接合面積を増加させることができるので、受動素子６直下の領域を完全空乏化し易くなる。
（その他の実施形態）
上記のように、本発明は第１～第５実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、第１～第５実施形態において、ＰＩＰ型容量素子である受動素子６を例示したが、受動素子はＰＩＰ型容量素子に限定されない。例えば、受動素子として、第１導電層６１及び第２導電層６３を金属で構成したＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）型容量素子等の他の容量素子を使用してもよい。また、受動素子として、容量素子以外にも、抵抗素子や配線等を使用してもよい。受動素子が抵抗素子の場合には、ポリシリコン層等により構成される抵抗素子を絶縁膜９上に設けて、抵抗素子の両端に端子を接続してもよい。受動素子が配線の場合には、金属等で構成される配線を絶縁膜９上に設けて、配線の両端に端子を接続してもよい。
また、第１実施形態では、出力段素子１０１としてトレンチゲート型のＭＯＳトランジスタを例示したが、これに限定されない。例えば、出力段素子１０１がトレンチゲート型のＩＧＢＴであってもよい。出力段素子１０１がＩＧＢＴの場合は、例えば、図１０のｎ＋型の低比抵抗層１をｐ＋型の半導体層とすればよい。また、第１実施形態に係る半導体装置を適用した半導体集積回路としてハイサイド型パワーＩＣを説明したが、ハイサイド型パワーＩＣ以外の半導体集積回路にも適用可能である。
また、第１～第５実施形態では、半導体基体（１，２）としてＳｉを用いた場合を例示したが、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた場合にも適用可能である。
また、第１～第５実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１...低比抵抗層
２...高比抵抗層
３...第１半導体領域
４...第２半導体領域
５...下面電極（裏面電極）
６...受動素子
７，１０...コンタクト領域
７ａ，１０ａ...電極
９...絶縁膜
１１...半導体領域
１３...ボディ領域（ベース領域）
１５ａ，１５ｂ，２５，２９...ソース領域
１６...ベースコンタクト領域
１７ａ，１７ｂ...トレンチ
１８，２７，３１...ゲート絶縁膜
１９ａ，１９ｂ，２８，３２...ゲート電極
２２，２３，２４...ウェル
２６，３０...ドレイン領域
６１...第１導電層（下部電極）
６２...誘電体層
６３...第２導電層（上部電極）
１００...出力部
１０１...出力段素子
２００...回路部
２０１，２０２...回路素子
２０３...半導体装置

Claims (14)

  1. 第１導電型の半導体基体と、
    前記半導体基体に電気的に接続された第１電極と、
    前記半導体基体の上部に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の上部に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域に電気的に接続された第２電極と、
    前記第２半導体領域の上面側に設けられた絶縁膜と、
    前記絶縁膜の上面側に設けられた受動素子と、
    を備えることを特徴とする半導体装置。
  2. 前記第２半導体領域の一部が前記半導体基体に接することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体領域の一部が前記第１半導体領域の外側まで延伸することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１電極に第１電位を、前記第２電極に第２電位を印加したときに、前記半導体基体と前記第１半導体領域の接合から前記第１半導体領域側に伸びる空乏層と、前記第１半導体領域と前記第２半導体領域の接合から前記第１半導体領域側及び前記第２半導体領域側に伸びる空乏層とにより、前記第１半導体領域及び前記第２半導体領域の前記受動素子直下に位置する部分が空乏化することを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記第１導電型がｎ型であり、
    前記第１電極に第１電位が印加され、
    前記第２電極に、前記第１電位よりも低い第２電位が印加される
    ことを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  6. 前記第２半導体領域がストライプ形の平面パターンを備えることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  7. 前記第２半導体領域が櫛歯形の平面パターンをなし、前記櫛歯形の歯に相当するストライプ部が前記第１半導体領域に重なることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  8. 前記第２半導体領域が前記第１半導体領域の内部に設けられ、
    前記第２半導体領域に電気的に接続される第３電極を備える
    ことを特徴とする請求項１または２に記載の半導体装置。
  9. 前記第１電極に第１電位を、前記第２電極に第２電位を、前記第３電極に第３電位を印加したときに、前記半導体基体と前記第１半導体領域の接合から前記第１半導体領域側に伸びる空乏層と、前記第１半導体領域と前記第２半導体領域の接合から前記第１半導体領域側及び前記第２半導体領域側に伸びる空乏層とにより、前記第１半導体領域及び前記第２半導体領域の前記受動素子直下に位置する部分が空乏化することを特徴とする請求項８に記載の半導体装置。
  10. 前記第１導電型がｎ型であり、
    前記第１電極に第１電位が印加され、
    前記第２電極に、前記第１電位よりも低い第２電位が印加され、
    前記第３電極に、前記第２電位より高い第３電位が印加される
    ことを特徴とする請求項８に記載の半導体装置。
  11. 前記受動素子が、容量素子、抵抗素子又は配線を構成することを特徴とする請求項１～１０のいずれか１項に記載の半導体装置。
  12. 前記受動素子が容量素子であり、
    前記絶縁膜の上面側に設けられた第１導電層と、
    前記第１導電層の上面側に設けられた誘電膜と、
    前記誘電膜の上面側に設けられた第２導電層と、
    を備えることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１導電層及び前記第２導電層がポリシリコンで構成されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記半導体基体に、出力段素子と、前記出力段素子を制御する回路素子が設けられていることを特徴とする請求項１～１３のいずれか１項に記載の半導体装置。
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US20070235788A1 (en) * 2006-04-04 2007-10-11 Ching-Hung Kao Poly-Insulator-Poly Capacitor and Fabrication Method for Making the Same
JP2009158779A (ja) 2007-12-27 2009-07-16 Oki Semiconductor Co Ltd 半導体装置及び同装置の製造方法
JP2013089764A (ja) 2011-10-18 2013-05-13 Fuji Electric Co Ltd トレンチ型ｐｉｐキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法
US10236288B2 (en) * 2015-04-28 2019-03-19 CoolStar Technology, Inc. Integrated on-chip junction capacitor for power management integrated circuit device
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