CN114639662A - 半导体装置 - Google Patents

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Abstract

提供一种能够抑制与隔着绝缘膜设置在半导体基板上的无源元件连接的电路的误动作的半导体装置。半导体装置具备：第一导电型的半导体基体(1、2)；与半导体基体(1、2)连接的第一电极(5)；设置于半导体基体(1、2)的上部的第二导电型的第一半导体区(3)；设置于第一半导体区(3)的上部的第一导电型的第二半导体区(4)；与第一半导体区(3)电连接的第二电极(7a)；设置于第二半导体区(4)的上表面侧的绝缘膜(9)；以及设置于绝缘膜(9)的上表面侧的无源元件(6)。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别涉及一种具备隔着绝缘膜配置在半导体基板上的无源元件的半导体装置。
背景技术
提出了一种将作为输出级的纵型的MOSFET等功率用半导体元件与用于控制功率用半导体元件的控制电路集成(混合搭载)到同一半导体芯片上的高侧型功率IC。高侧型功率IC具有各种MOSFET、各种电阻元件、各种电容元件作为控制电路用的半导体元件。作为电容元件的一例，能够列举出PIP(Polysilicon-Insulator-Polysilicon：多晶硅-绝缘体-多晶硅)型电容元件。PIP型电容元件由多晶硅层、绝缘膜以及多晶硅层的层叠构造构成。在由上下的多晶硅层构成的端子上连接各种器件来构成电路。在高侧型功率IC中，PIP型电容元件设置在场氧化膜(LOCOS膜)上。
专利文献1公开了以下结构：MOSFET与绝缘膜上的PIP型电容元件形成在同一基板上。专利文献2和专利文献3公开了以下结构：在各种扩散层上形成绝缘膜，在绝缘膜上配置多晶硅电阻元件、PIP型电容元件。专利文献4公开了以下结构：纵型MOSFET和控制电路被集成到同一基板上，集成电路设置在p阱上。p阱被施加MOSFET的源极电位，在p阱上隔着氧化膜设置有电容器。
现有技术文献
专利文献
专利文献1：日本特开2009-158779号公报
专利文献2：日本专利第6707917号
专利文献3：日本特开2013-89764号公报
专利文献4：日本特开2003-264289号公报
发明内容
发明要解决的问题
在专利文献1～4所记载的半导体装置中，由PIP型电容元件的下层的多晶硅膜、下层的多晶硅膜之下的绝缘膜以及绝缘膜之下的半导体基板形成了作为在电路设计上不期望的电容成分的寄生电容。在高侧型功率IC中，半导体基板与高电位端子(VCC端子)连接，因此寄生电容会使高电位端子与使用PIP型电容元件的内部电路之间发生电容耦合，其成为电路误动作的原因。PIP型电容元件由与多晶硅布线、多晶硅电阻元件相比比较大的多晶硅层构成，因此寄生电容具有比较大的电容值。另外，当随着精细化的发展而使绝缘膜变薄以减少高度差时，寄生电容值进一步变大，因此电路误动作的危险性增加。
鉴于上述问题，本发明的目的在于提供一种能够减少与隔着绝缘膜设置在半导体基板上的PIP型电容元件等无源元件连接的寄生电容、从而能够抑制与无源元件连接的电路的误动作的半导体装置。
用于解决问题的方案
本发明的一个方式的宗旨在于是一种半导体装置，其具备：(a)第一导电型的半导体基体；(b)第一电极，其与半导体基体电连接；(c)第二导电型的第一半导体区，其设置于半导体基体的上部；(d)第一导电型的第二半导体区，其设置于第一半导体区的上部；(e)第二电极，其与第一半导体区电连接；(f)绝缘膜，其设置于第二半导体区的上表面侧；以及(g)无源元件，其设置于绝缘膜的上表面侧。
发明的效果
根据本发明，能够提供能够抑制与隔着绝缘膜设置在半导体基板上的无源元件连接的电路的误动作的半导体装置。
附图说明
图1是第一实施方式所涉及的半导体装置的截面图。
图2是第一实施方式所涉及的半导体装置的半导体基体的俯视图。
图3是表示第一实施方式所涉及的半导体装置的耗尽层的扩展的截面图。
图4是表示第一实施方式所涉及的半导体装置的耗尽层的扩展的其它截面图。
图5是第一实施方式所涉及的半导体装置的电路图。
图6是第一比较例所涉及的半导体装置的截面图。
图7是第一比较例所涉及的半导体装置的电路图。
图8是第二比较例所涉及的半导体装置的截面图。
图9是第二比较例所涉及的半导体装置的电路图。
图10是第一实施方式所涉及的半导体集成电路的截面图。
图11是第一实施方式所涉及的半导体集成电路的电路图。
图12是第二实施方式所涉及的半导体装置的截面图。
图13是第三实施方式所涉及的半导体装置的截面图。
图14是第四实施方式所涉及的半导体装置的俯视图。
图15是从图14的B-B方向观察到的截面图。
图16是第五实施方式所涉及的半导体装置的俯视图。
图17是从图16的B-B方向观察到的截面图。
具体实施方式
下面，参照附图来说明本发明的各实施方式。在下面的说明中参照的附图的记载中，对相同或类似的部分标注相同或类似的标记。但是，应该注意的是，附图是示意性的，厚度与平面尺寸的关系、各层的厚度的比率等与实际不同。因而，应该参酌下面的说明来判断具体的厚度、尺寸。另外，在附图相互之间还包括彼此的尺寸的关系、比率不同的部分，这是理所当然的。
在下面的说明中，“第一主电极区”和“第二主电极区”是供主电流流入或流出的半导体元件的主电极区。如果是绝缘栅型双极晶体管(IGBT)，则“第一主电极区”是指成为发射极区和集电极区中的某一方的半导体区。另外，如果是场效应晶体管(FET)、静电感应晶体管(SIT)，则“第一主电极区”是指成为源极区和漏极区中的某一方的半导体区。如果是静电感应晶闸管(SI晶闸管)、门极可关断晶闸管(GTO)，则“第一主电极区”是指成为阳极区和阴极区中的某一方的半导体区。如果是IGBT，则“第二主电极区”是指不作为上述第一主电极区的、成为发射极区和集电极区中的某一方的区。如果是FET、SIT，则“第二主电极区”是指不作为上述第一主电极区的、成为源极区和漏极区中的某一方的半导体区。如果是SI晶闸管、GTO，则“第二主电极区”是指不作为上述第一主电极区的、成为阳极区和阴极区中的某一方的区。即，如果“第一主电极区”是源极区，则“第二主电极区”是指漏极区。如果“第一主电极区”是发射极区，则“第二主电极区”是指集电极区。如果“第一主电极区”是阳极区，则“第二主电极区”是指阴极区。
另外，下面的说明中的“上表面”、“下表面”等上下、左右等方向的定义仅是便于说明的定义，不对本发明的技术思想产生限定。例如，如果将对象旋转90°后进行观察，则上下的叫法变成左右，如果旋转180°后进行观察，则上下的叫法的关系会反过来，这是理所当然的。
另外，在下面的说明中，例示地说明第一导电型为n型、第二导电型为p型的情况。但是也可以将导电型选作相反的关系，使第一导电型为p型并且使第二导电型为n型。另外，附记于“n”、“p”的“+”或“-”分别表示是与未附记“+”或“-”的半导体区相比杂质浓度相对高或相对低(换言之，电阻率相对低或相对高)的半导体区。但是，在附图的表现中，即使是标注了相同的“n”和“n”的半导体区，也不表示各个半导体区的杂质浓度(电阻率)严格相同。
(第一实施方式)
<半导体装置>
如图1所示，第一实施方式所涉及的半导体装置具备第一导电型(n型)的半导体基体(1、2)。半导体基体(1、2)由n+型的低电阻率层1和n-型的高电阻率层2构成，该高电阻率层2设置于低电阻率层1的上表面侧，杂质浓度比低电阻率层1低且电阻率比低电阻率层1高。通过例如由硅(Si)形成的半导体基板(Si晶圆)构成低电阻率层1。通过在低电阻率层1上外延生长的由Si形成的外延生长层构成高电阻率层2。例示半导体基体(1、2)以例如由Si形成的半导体材料为母材的情况，但是母材不限定于Si。此外，也可以是，在成为高电阻率层2的n-型的半导体基板(Si晶圆)的下表面侧，通过离子注入、热扩散来形成由n+型的杂质掺杂层构成的低电阻率层1，由此构成半导体基体(1、2)。
在使半导体基板为低电阻率层1的情况下，低电阻率层1的杂质浓度例如为2×1018cm-3～1×1019cm-3左右。在该情况下，高电阻率层2的杂质浓度例如能够选择为1×1012cm-3～1×1016cm-3左右，在此例如为1×1015cm-3～1×1016cm-3左右。当利用n+型的杂质掺杂层在由n-型的半导体基板构成的高电阻率层2的下表面形成低电阻率层1的情况下，能够使低电阻率层1的杂质浓度为5×1018cm-3～1×1021cm-3左右。此外，低电阻率层1的杂质浓度也可以不固定，也可以是如下的杂质分布：在低电阻率层1的下表面，为高至1×1021cm-3左右的高杂质浓度。低电阻率层1例如也可以由5×1018cm-3～2×1019cm-3左右的上层与3×1019cm-3～1×1021cm-3左右的下层的复合构造构成。
在低电阻率层1的下表面侧设置有作为第一电极的下表面电极(背面电极)5。在下表面电极5上连接有高电位侧的第一电位端子(VCC端子)71。从第一电位端子71经由下表面电极5对低电阻率层1施加第一电位。作为第一电位，例如施加高侧型功率IC的15V左右的电源电位(VCC电位)。
在高电阻率层2的上部选择性地设置有第二导电型(p-型)的第一半导体区3。第一半导体区3例如由通过向高电阻率层2进行p型杂质的离子注入并进行热处理来形成的扩散层构成。第一半导体区3的杂质浓度例如为6×1015cm-3左右，没有特别限定。第一半导体区3的杂质浓度既可以与高电阻率层2的杂质浓度相同，也可以高于高电阻率层2的杂质浓度，还可以低于高电阻率层2的杂质浓度。第一半导体区3的杂质浓度、位置以及深度被调整成在第一实施方式所涉及的半导体装置的动作时能够使无源元件6的下方的区耗尽化，详情在后面叙述。
在第一半导体区3的上部选择性地设置有n-型的第二半导体区4。第二半导体区4例如由通过向高电阻率层2进行n型杂质的离子注入并进行热处理来形成的扩散层构成。第二半导体区4的一部分延伸至第一半导体区3的外侧，与高电阻率层2相接。因此，第二半导体区4为与高电阻率层2相同的电位(VCC电位)。第二半导体区4的杂质浓度例如为6×1015cm-3左右，没有特别限定。第二半导体区4的杂质浓度、位置以及深度被调整成在第一实施方式所涉及的半导体装置的动作时能够使无源元件6的下方的区耗尽化，详情在后面叙述。
在第一半导体区3和第二半导体区4的上表面侧设置有绝缘膜9。绝缘膜9例如由通过硅局部氧化(LOCOS)法选择性地(局部地)形成的局部绝缘膜(LOCOS膜)等场氧化膜构成。此外，绝缘膜9也可以由场氧化膜以外的绝缘膜构成。
在绝缘膜9设置有开口部。在绝缘膜9是LOCOS膜的情况下，既可以在形成绝缘膜9时选择性地形成开口部，也可以在形成绝缘膜9后通过干蚀刻等形成。绝缘膜9的开口部使设置于第一半导体区3的上部的、杂质浓度比第一半导体区3的杂质浓度高的p+型的接触区7露出。在绝缘膜9的开口部内，以与p+型的接触区7相接的方式设置有作为第二电极的电极7a。第一半导体区3经由接触区7来与低电位侧的第二电位端子(GND端子)72电连接。对第二电位端子72施加例如接地电位(GND电位)作为第二电位，该第二电位是比施加于第一电位端子71的第一电位(VCC)低的电位。
在绝缘膜9的上表面侧配置有作为PIP型电容元件的无源元件6。无源元件6由设置于绝缘膜9的上表面侧的第一导电层(下部电极)61、设置于第一导电层61的上表面侧的电介质层62以及设置于电介质层62的上表面侧的第二导电层(上部电极)63的层叠构造构成。此外，在图1中，例示了电介质层62的右侧端部与绝缘膜9的上表面相接的情况，但是电介质层62也可以仅设置于第一导电层61的上表面。另外，例示了第二导电层63的右侧端部以具有台阶部的方式与绝缘膜9的上表面相接的情况，但是第二导电层63也可以仅设置于电介质层62的上表面。
第一导电层61和第二导电层63例如由以高浓度掺杂有杂质的多晶硅构成。第一导电层61和第二导电层63各自的杂质浓度既可以彼此相同，也可以互不相同。电介质层62例如由高温氧化膜(HTO)等绝缘膜构成。第一导电层61与第一端子81连接，第二导电层63与第二端子82连接。将第一端子81和第二端子82连接于内部电路的规定的位置来使用，以能够实现期望的电路指定。
无源元件6的下方的第二半导体区4和第一半导体区3各自的两侧的端部设置于比无源元件6的第一导电层61和第二导电层63各自的两侧的端部靠外侧的位置。此外，也可以是，第二半导体区4和第一半导体区3各自的两侧的端部设置于比无源元件6的第一导电层61和第二导电层63各自的两侧的端部靠内侧的位置。
图2表示从上表面侧观察半导体基体(1、2)时的平面布局的一例。在图2中，用虚线示意性地示出了隔着绝缘膜9配置在第二半导体区4上的无源元件6的位置。第一半导体区3和第二半导体区4分别具有矩形的平面图案，但是不限定于此。第一半导体区3和第二半导体区4分别被设置成：在平面图案上与无源元件6重叠，覆盖无源元件6的整体。此外，第一半导体区3和第二半导体区4也可以分别被设置成：在平面图案上不覆盖无源元件6的整体，仅覆盖无源元件6的一部分。
图3示意性地示出在第一实施方式所涉及的半导体装置中对于第一电位端子71施加低于通常动作时的VCC电位且高于GND电位的电压(例如5V左右)作为第一电位、对于第二电位端子72施加GND电位作为第二电位时的耗尽层D1、D2、D3的扩展。如图3所示，从高电阻率层2与第一半导体区3的pn结向高电阻率层2侧和第一半导体区3侧这两方伸出耗尽层D1。另外，第二半导体区4也与高电阻率层2相接因此为高电位，从第一半导体区3与第二半导体区4的pn结也向第一半导体区3和第二半导体区4侧这两方伸出耗尽层D2。另外，从第二半导体区4与绝缘膜9的结向第二半导体区4侧伸出耗尽层D3。
图4示意性地示出在第一实施方式所涉及的半导体装置中对于第一电位端子71施加通常动作时的VCC电位(例如13V左右)作为第一电位、对于第二电位端子72施加GND电位作为第二电位时的耗尽层D4的扩展。在图4中，用电路符号示意性地示出作为PIP型电容元件的无源元件6所形成的电容C1以及与无源元件6连接的寄生电容C2。
如图4所示，形成由图3所示的耗尽层D1、D2、D3进一步扩展而连上的耗尽层D4，能够使第二半导体区4和第一半导体区3的无源元件6正下方的部分大致或完全耗尽化。通过调整半导体基体(1、2)、第一半导体区3和第二半导体区4的位置、结深度和杂质浓度，能够在施加规定的第一电位和第二电位时如图4所示那样使第一半导体区3和第二半导体区4的无源元件6正下方的部分大致或完全耗尽化。其结果，能够减少与无源元件6连接的寄生电容，能够抑制电路误动作。此外，也可以未必使第一半导体区3和第二半导体区4的无源元件6正下方的部分完全耗尽化，在该情况下也起到减少寄生电容的效果。
例如，在假设高电阻率层2、第一半导体区3以及第二半导体区4分别具有平均浓度为6×1015cm-3的平坦的浓度分布的情况下，在施加汽车的标准电池电压即13V作为第一电位端子71与第二电位端子72之间的电压时，从高电阻率层2、第一半导体区3以及第二半导体区4之间的各个结伸出的耗尽层的宽度为1.2μm左右。因而，如果以使第二半导体区4的深度小于1.2μm、使夹在高电阻率层2与第二半导体区4之间的第一半导体区3的宽度小于2.4μm的方式形成第一半导体区3和第二半导体区4，则能够实现完全耗尽化。
图5是第一实施方式所涉及的半导体装置的等效电路图。如图5所示，在无源元件6的电容C1上连接有基于绝缘膜9的氧化膜电容Co。在氧化膜电容Co与VCC电位之间连接有耗尽层电容Ca，在氧化膜电容Co与GND电位之间连接有耗尽层电容Cb。与VCC电位连接的寄生电容Cvcc、与GND电位连接的寄生电容Cgnd分别如下：
Cvcc≈Ca/(Co+Ca)×Co(<Co)…(1)
Cgnd≈Cb/(Co+Ca)×Co(<Co)…(2)
在第一实施方式所涉及的半导体装置中，耗尽层电容Ca、Cb与氧化膜电容Co串联连接，因此能够使合成得到的寄生电容Cvcc、Cgnd比氧化膜电容Co低。在使绝缘膜9的厚度为0.3μm的情况下，氧化膜电容Co为0.11fF/μm2。对平均杂质浓度为6×1015cm-3的第二半导体区4与平均杂质浓度为6×1015cm-3的第一半导体区3的结施加13V时的耗尽层电容Ca、Cb为0.04fF/μm2。在第一实施方式所涉及的半导体装置的构造中，与单纯的pn结相比耗尽层伸出更多，因此能够估计出耗尽层电容Ca、Cb变得比0.04fF/μm2小。根据以上，能够估计出氧化膜电容Co与耗尽层电容Ca、Cb的串联合成电容Cvcc、Cgnd至少为单独的氧化膜电容Co的1/4以下。实际上，作为到端子为止的距离，还要加上平面距离，因此认为耗尽层电容Ca、Cb相比于上述估计进一步下降。
<第一比较例>
接着，说明第一比较例所涉及的半导体装置。第一比较例所涉及的半导体装置在以下方面与图1所示的实施方式所涉及的半导体装置不同：如图6所示，在高电阻率层2的上部，没有设置图1所示的第一半导体区3和第二半导体区4。在高电阻率层2的上表面侧，隔着绝缘膜9地设置有无源元件6。
在图6中，示意性地示出了无源元件6的电容C1、与无源元件6连接的寄生电容C3、在对第一电位端子71施加第一电位(VCC电位)时形成的耗尽层D5。寄生电容C3由高电阻率层2、耗尽层D5、绝缘膜9以及第一导电层61构成。如图7所示，寄生电容C3连接于无源元件6的第一端子81与VCC电位之间，成为电路误动作的原因。
<第二比较例>
接着，说明第二比较例所涉及的半导体装置。第二比较例所涉及的半导体装置在以下方面与图1所示的实施方式所涉及的半导体装置不同：如图8所示，在高电阻率层2的上部仅设置有p-型的半导体区11。在半导体区11连接有第二电位端子72。在半导体区11的上表面侧，隔着绝缘膜9地设置有无源元件6。
在图8中，示意性地示出了无源元件6的电容C1、与无源元件6连接的寄生电容C4、在对第一电位端子71施加VCC电位且对第二电位端子72施加GND电位时形成的耗尽层D6、D7。寄生电容C4由半导体区11、耗尽层D6、D7、绝缘膜9以及第一导电层61构成。
在第二比较例所涉及的半导体装置中，设置与n-型的高电阻率层2互为反导电型的p-型的半导体区11，且使半导体区11为GND电位，由此与作为VCC电位的高电阻率层2电分离。但是，如图9所示，寄生电容C4连接于无源元件6的第一端子81与GND电位之间，成为电路误动作的原因。
另外，在第二比较例所涉及的半导体装置中，考虑以下情况：不对p-型的半导体区11连接第二电位端子72，使半导体区11为浮置电位。在该情况下，半导体区11的电位容易受到绝缘膜9中的电荷、封装中的电荷的影响，因此存在以下危险性：受到由于长时间施加电压而移动的可动电荷的影响，特性发生变动，可靠性下降。
与该第一比较例和第二比较例相对，根据第一实施方式所涉及的半导体装置，如图1所示，在配置作为PIP型电容元件的无源元件6的绝缘膜9之下，配置多层半导体区即p-型的第一半导体区3和n-型的第二半导体区4，对第二半导体区4施加作为高电位的第一电位、对第一半导体区3施加作为低电位的第二电位，来促进第一半导体区3和第二半导体区4的耗尽化，由此能够减少耗尽层电容。因此，能够减少与无源元件6连接的寄生电容，能够抑制与无源元件6连接的电路的误动作。
<半导体集成电路>
作为应用了第一实施方式所涉及的半导体装置的半导体集成电路的一例，说明高侧型功率IC。第一实施方式所涉及的半导体集成电路是如图10所示那样将输出部100和电路部200单片集成到同一半导体芯片而成的功率IC。
如图10的右侧所示，例示了纵型且沟槽栅极型的n沟道MOSFET作为输出级元件101，该输出级元件101是被集成化为输出部100的功率半导体元件。低电阻率层1的一部分作为输出级元件101的第一主电极区(漏极区)发挥功能，高电阻率层2的位于该第一主电极区上的一部分作为输出级元件101的漂移层发挥功能。在低电阻率层1的下表面侧配置有作为漏极电极的下表面电极5。下表面电极5与作为电源端子的第一电位端子71连接。对于第一电位端子71，施加例如13V左右的电源电位(VCC电位)作为第一电位。
在位于输出部100侧的、高电阻率层2的上部的一部分，配置有第二导电型(p型)的体区(基极区)13。在体区13的上部，选择性地设置有杂质浓度比高电阻率层2的杂质浓度高的n+型的第二主电极区(源极区)15a、15b。在体区13的上部，以与源极区15a、15b相接的方式选择性地设置有p+型的基极接触区16。
着眼于图10的单位单元，设置有从体区13的上表面挖出的一对相向的沟槽17a、17b。沟槽17a、17b的至少侧面的一部分与体区13接触，沟槽17a、17b被设置得比体区13深。在图10的截面图中，作为一对沟槽17a、17b，进行了表观上的例示，但是实际上也可以是在图10的纸面的前后方向上连续的、平面形状为环状的1个沟槽。另外，在高电阻率层2的上部的一部分，以与沟槽17a相接的方式设置有p型的阱区(p阱)23。
在沟槽17a、17b的内侧，沿着沟槽17a、17b的内表面设置有栅极绝缘膜18。在沟槽17a、17b的内侧隔着栅极绝缘膜18埋入有栅极电极19a、19b，从而构成沟槽型的控制电极构造(18、19a)、(18、19b)。
作为栅极绝缘膜18，例如能够使用氧化硅膜(SiO2膜)等，但是除了SiO2膜以外还能够使用氮氧化硅(SiON)膜、氧化锶(SrO)膜、氮化硅(Si3N4)膜、氧化铝(Al2O3)膜。或者，也可以是氧化镁(MgO)膜、氧化钇(Y2O3)膜、氧化铪(HfO2)膜、氧化锆(ZrO2)膜、氧化钽(Ta2O5)膜、氧化铋(Bi2O3)膜。并且，还能够使用选择这些单层膜中的若干个单层膜并将多个单层膜层叠而成的复合膜等。
作为栅极电极19a、19b的材料，例如能够使用高浓度地掺杂有n型杂质或p型杂质的多晶硅(掺杂多晶硅)，但是除了掺杂多晶硅(DOPOS)以外也能够使用钨(W)、钼(Mo)、钛(Ti)等高熔点金属、高熔点金属与多晶硅的硅化物等。并且，栅极电极19a、19b的材料也可以是作为多晶硅与高熔点金属的硅化物的复合膜的多晶硅-金属硅化物(polycide)。
栅极电极19a、19b经由栅极绝缘膜18来对体区13的靠沟槽17a、17b的侧面侧的部分的表面势进行静电控制，由此在体区13的靠沟槽17a、17b的侧面侧的部分形成反转沟道。在输出级元件101中，主电流经由反转沟道在上表面侧的源极区15a、15b与同源极区15a、15b相向的下表面侧的由低电阻率层1的一部分构成的漏极区之间流动。
如图10的中央所示，电路部200包括控制输出级元件101的电路元件201、202。例如能够采用使电路元件201为横型的n沟道MOSFET、使电路元件202为横型的p沟道MOSFET的互补型MOS(CMOS)作为电路元件。电路元件201设置于在高电阻率层2的上部设置的p型的阱(p阱)22。p阱22、23的杂质浓度例如为1×1016cm-3左右。
电路元件201使n+型的第一主电极区(源极区)25与第二主电极区(漏极区)26在p阱22的上部相向。源极区25和漏极区26以彼此相离的方式选择性地设置，具有比高电阻率层2的杂质浓度高的杂质浓度。
在p阱22上，平面型的控制电极构造(27、28)沿横向延伸。控制电极构造(27、28)具有设置在源极区25与漏极区26之间的p阱22上的栅极绝缘膜27以及配置在栅极绝缘膜27上的栅极电极28。栅极电极28隔着栅极绝缘膜27对p阱22的表面势进行静电控制，由此在p阱22的表层形成反转沟道。
电路元件202设置于p阱22的上部，且设置于n型的阱(n阱)24。n阱24的杂质浓度例如为1×1017cm-3左右。n阱24的杂质浓度也可以比高电阻率层2的杂质浓度低。电路元件202使p+型的第一主电极区(源极区)29与第二主电极区(漏极区)30在n阱24的上部相向。源极区29和漏极区30以彼此相离的方式选择性地设置，具有比p阱22的杂质浓度高的杂质浓度。
在n阱24上，平面型的控制电极构造(31、32)沿横向延伸。控制电极构造(31、32)具有设置在源极区29与漏极区30之间的n阱24上的栅极绝缘膜31以及配置在栅极绝缘膜31上的栅极电极32。栅极电极32隔着栅极绝缘膜31对n阱24的表面势进行静电控制，由此在n阱24的表层形成反转沟道。在高电阻率层2的上表面的电路元件201、电路元件202以及输出级元件101等之间，选择性地设置有局部绝缘膜(LOCOS膜)等作为场氧化膜的绝缘膜9。
如图10的左侧所示，电路部200包括第一实施方式所涉及的半导体装置203的构造。半导体装置203具备选择性地设置于高电阻率层2的上部的p-型的第一半导体区3以及选择性地设置于第一半导体区3的上部的n-型的第二半导体区4。第一半导体区3例如也可以具有与输出部100的体区13、p阱区23、或电路部200的p阱22等相同的深度和杂质浓度，也可以通过与形成输出部100的体区13、p阱区23、或电路部200的p阱22等同一工序形成。第二半导体区4例如也可以具有与电路部200的n阱24等相同的深度和杂质浓度，也可以通过与形成电路部200的n阱24等同一工序形成。
在第一半导体区3和第二半导体区4的上表面侧形成有绝缘膜9。绝缘膜9的开口部经由p+型的接触区7来与第二电位端子(GND端子)72电连接。对第二电位端子施加第二电位(GND电位)。
在绝缘膜9的上表面侧配置有作为PIP型电容元件的无源元件6。无源元件6由设置于绝缘膜9的上表面侧的第一导电层61、设置于第一导电层61的上表面侧的电介质层62以及设置于电介质层62的上表面侧的第二导电层63的层叠构造构成。第一导电层61与第一端子81连接，第二导电层63与第二端子82连接。
图11表示第一实施方式所涉及的半导体集成电路的等效电路图。如图11所示，第一实施方式所涉及的半导体集成电路具备输出部100和电路部200。图10所示的电路元件201、202与图11所示的电路部200中包括的MOS晶体管T1、T2对应。MOS晶体管T1、T2例如相当于对输出部100进行控制的控制电路的一部分。图10所示的输出级元件101与图11所示的输出部100的MOS晶体管T0对应。在MOS晶体管T0上连接有续流二极管D0。MOS晶体管T0的源极端子与输出端子OUT连接，MOS晶体管T0的漏极端子与第一电位端子(电源端子)VCC连接。图10所示的半导体装置203在图11中省略了图示，但是该半导体装置203包含于电路部200。
根据第一实施方式所涉及的半导体集成电路，通过在混合搭载有输出部100和电路部200的功率IC中应用半导体装置203的构造，能够减少半导体装置203的无源元件6的寄生电容，因此能够抑制与无源元件6连接的电路部200的误动作。并且，在应用半导体装置203的构造时p-型的第一半导体区3和n-型的第二半导体区4通过与输出部100或电路部200的其它半导体区同一工序形成，由此能够抑制工时的增加。
(第二实施方式)
第二实施方式所涉及的半导体装置在以下方面与图1所示的第一实施方式所涉及的半导体装置不同：如图12所示，n-型的第二半导体区4的一部分不延伸到p-型的第一半导体区3的外侧，第二半导体区4的左侧的侧面与第一半导体区3的左侧的侧面大致一致。第二半导体区4的左侧的侧面与n-型的高电阻率层2相接。第二实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第二实施方式所涉及的半导体装置，即使在n-型的第二半导体区4的一部分不延伸至p-型的第一半导体区3的外侧的情况下，只要n-型的第二半导体区4的一部分与n-型的高电阻率层2相接，就起到与第一实施方式所涉及的半导体装置同样的效果。
(第三实施方式)
第三实施方式所涉及的半导体装置在以下方面与图1所示的第一实施方式所涉及的半导体装置不同：如图13所示，n-型的第二半导体区4设置于p-型的第一半导体区3的内部。在第二半导体区4的内部，设置有杂质浓度比第二半导体区4的杂质浓度高的n+型的接触区10。设置于绝缘膜9的开口部内的作为第三电极的电极10a与n+型的接触区10接触。第三电位端子73与电极10a连接。对于第三电位端子73，施加比第二电位高的电位作为第三电位。作为第三电位，例如可以是与施加于第一电位端子71的第一电位相同的VCC电位。第三实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第三实施方式所涉及的半导体装置，在n-型的第二半导体区4设置于p-型的第一半导体区3的内部的情况下，通过经由第三电位端子73对第二半导体区4施加VCC电位，能够使第二半导体区4为与半导体基体(1、2)相同的电位。因此，起到与第一实施方式所涉及的半导体装置相同的效果。
(第四实施方式)
第四实施方式所涉及的半导体装置在以下方面与图2所示的第一实施方式所涉及的半导体装置的平面布局不同：如图14所示，第二半导体区4具有梳齿形的平面图案。与第二半导体区4所形成的梳齿形的齿相当的条形状的平面图案(条部)以与第一半导体区3重叠的方式彼此平行地延伸。
从图14的经过第二半导体区4的梳齿形的齿的部分的A-A方向观察到的截面与图1对应。从图14的不经过第二半导体区4的梳齿形的齿的部分的B-B方向观察到的截面与图15对应。第四实施方式所涉及的半导体装置的其它结构与第一实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第四实施方式所涉及的半导体装置，第二半导体区4具有梳齿形的平面图案，由此能够使第二半导体区4和第一半导体区3的结面积增加，因此易于使无源元件6正下方的区完全耗尽化。
(第五实施方式)
第五实施方式所涉及的半导体装置如图16所示那样，第二半导体区4的平面图案与图14所示的第四实施方式所涉及的半导体装置的平面布局不同。第二半导体区4具有以与第一半导体区3重叠的方式彼此平行地延伸的条形状的平面图案。
从图16的经过第二半导体区4的条部的A-A方向观察到的截面与图1对应。从图16的不经过第二半导体区4的条部的B-B方向观察到的截面与图17对应。第五实施方式所涉及的半导体装置的其它结构与第四实施方式所涉及的半导体装置相同，因此省略重复的说明。
根据第五实施方式所涉及的半导体装置，第二半导体区4具有条形状的平面图案，由此与第四实施方式所涉及的半导体装置同样地，能够使第二半导体区4和第一半导体区3的结面积增加，因此易于使无源元件6正下方的区完全耗尽化。
(其它实施方式)
如上所述，利用第一实施方式～第五实施方式对本发明进行了记载，但是不应理解为构成本公开的一部分的论述和附图用于限定本发明。本领域技术人员根据本公开会明确各种代替实施方式、实施例以及应用技术。
例如，在第一实施方式～第五实施方式中，例示了作为PIP型电容元件的无源元件6，但是无源元件不限定于PIP型电容元件。例如，作为无源元件，也可以使用利用金属构成第一导电层61和第二导电层63的MIM(Metal-Insulator-Metal：金属-绝缘体-金属)型电容元件等其它电容元件。另外，作为无源元件，也可以是除了使用电容元件以外还使用电阻元件、布线等。在无源元件是电阻元件的情况下，也可以将由多晶硅层等构成的电阻元件设置在绝缘膜9上，并在电阻元件的两端连接端子。在无源元件是布线的情况下，也可以将由金属等构成的布线设置在绝缘膜9上，并在布线的两端连接端子。
另外，在第一实施方式中，作为输出级元件101，例示了沟槽栅极型的MOS晶体管，但是不限定于此。例如，输出级元件101也可以是沟槽栅极型的IGBT。在输出级元件101是IGBT的情况下，例如，只要使图10的n+型的低电阻率层1为p+型的半导体层即可。另外，作为应用第一实施方式所涉及的半导体装置的半导体集成电路，说明了高侧型功率IC，但是也能够应用于高侧型功率IC以外的半导体集成电路。
另外，在第一实施方式～第五实施方式中，例示了使用Si作为半导体基体(1、2)的情况，但是除了Si以外，也能够应用于使用碳化硅(SiC)、氮化镓(GaN)、金刚石或氮化铝(AlN)等禁带宽度比Si的禁带宽度宽的半导体(宽带隙半导体)材料的情况。
另外，能够将第一实施方式～第五实施方式各自公开的结构在不发生矛盾的范围内适当组合。这样，本发明包括在此没有记载的各种实施方式等，这是理所当然的。因而，本发明的保护范围仅由基于上述的说明的适当的权利要求书所涉及的发明技术特征来决定。
附图标记说明
1：低电阻率层；2：高电阻率层；3：第一半导体区；4：第二半导体区；5：下表面电极(背面电极)；6：无源元件；7、10：接触区；7a、10a：电极；9：绝缘膜；11：半导体区；13：体区(基极区)；15a、15b、25、29：源极区；16：基极接触区；17a、17b：沟槽；18、27、31：栅极绝缘膜；19a、19b、28、32：栅极电极；22、23、24：阱；26、30：漏极区；61：第一导电层(下部电极)；62：电介质层；63：第二导电层(上部电极)；100：输出部；101：输出级元件；200：电路部；201、202：电路元件；203：半导体装置。

Claims (14)

1.一种半导体装置，其特征在于，具备：
第一导电型的半导体基体；
第一电极，其与所述半导体基体电连接；
第二导电型的第一半导体区，其设置于所述半导体基体的上部；
第一导电型的第二半导体区，其设置于所述第一半导体区的上部；
第二电极，其与所述第一半导体区电连接；
绝缘膜，其设置于所述第二半导体区的上表面侧；以及
无源元件，其设置于所述绝缘膜的上表面侧。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二半导体区的一部分与所述半导体基体相接。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第二半导体区的一部分延伸至所述第一半导体区的外侧。
4.根据权利要求1～3中的任一项所述的半导体装置，其特征在于，
在对所述第一电极施加第一电位、并且对所述第二电极施加第二电位时，所述第一半导体区及所述第二半导体区的位于所述无源元件正下方的部分因以下的耗尽层而耗尽化：从所述半导体基体与所述第一半导体区的结向所述第一半导体区侧伸展的耗尽层；以及从所述第一半导体区与所述第二半导体区的结向所述第一半导体区侧及所述第二半导体区侧伸展的耗尽层。
5.根据权利要求1～3中的任一项所述的半导体装置，其特征在于，
所述第一导电型是n型，
对所述第一电极施加第一电位，
对所述第二电极施加低于所述第一电位的第二电位。
6.根据权利要求1～5中的任一项所述的半导体装置，其特征在于，
所述第二半导体区具备条形的平面图案。
7.根据权利要求1～5中的任一项所述的半导体装置，其特征在于，
所述第二半导体区呈梳齿形的平面图案，相当于所述梳齿形的齿的条部与所述第一半导体区重叠。
8.根据权利要求1或2所述的半导体装置，其特征在于，
所述第二半导体区设置于所述第一半导体区的内部，
所述半导体装置还具备与所述第二半导体区电连接的第三电极。
9.根据权利要求8所述的半导体装置，其特征在于，
在对所述第一电极施加第一电位、并且对所述第二电极施加第二电位、并且对所述第三电极施加第三电位时，所述第一半导体区及所述第二半导体区的位于所述无源元件正下方的部分因以下的耗尽层而耗尽化：从所述半导体基体与所述第一半导体区的结向所述第一半导体区侧伸展的耗尽层；以及从所述第一半导体区与所述第二半导体区的结向所述第一半导体区侧及所述第二半导体区侧伸展的耗尽层。
10.根据权利要求8所述的半导体装置，其特征在于，
所述第一导电型是n型，
对所述第一电极施加第一电位，
对所述第二电极施加低于所述第一电位的第二电位，
对所述第三电极施加高于所述第二电位的第三电位。
11.根据权利要求1～10中的任一项所述的半导体装置，其特征在于，
由电容元件、电阻元件或布线构成所述无源元件。
12.根据权利要求11所述的半导体装置，其特征在于，
所述无源元件是电容元件，
所述无源元件具备：
第一导电层，其设置于所述绝缘膜的上表面侧；
介电膜，其设置于所述第一导电层的上表面侧；以及
第二导电层，其设置于所述介电膜的上表面侧。
13.根据权利要求12所述的半导体装置，其特征在于，
所述第一导电层和所述第二导电层由多晶硅构成。
14.根据权利要求1～13中的任一项所述的半导体装置，其特征在于，
在所述半导体基体设置有输出级元件和控制所述输出级元件的电路元件。
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