JP2003332453A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 内部回路素子が破壊されてしまう前に静電破
壊防止素子が動作するように、静電破壊防止素子の動作
電圧を所望の値に制御できる技術を提供する。 【解決手段】 まず、Ｐ型半導体基板４上にＮ型埋め込
み領域５およびＰ型埋め込み領域６を形成する。そし
て、Ｎ型埋め込み領域５およびＰ型埋め込み領域６上に
Ｎ型半導体領域７とＰ型半導体領域８を形成する。次
に、Ｎ型埋め込み領域５上に第１Ｎウェル９、第２Ｎウ
ェル１１を形成する。第１Ｎウェル９は、ベース領域１
０に接する所定の領域であって、例えばエミッタ不純物
拡散領域１５の直下から右側領域にくるように形成す
る。また、第２Ｎウェル１１は、コレクタ不純物拡散領
域１２の右下の領域にくるように形成する。
壊防止素子が動作するように、静電破壊防止素子の動作
電圧を所望の値に制御できる技術を提供する。 【解決手段】 まず、Ｐ型半導体基板４上にＮ型埋め込
み領域５およびＰ型埋め込み領域６を形成する。そし
て、Ｎ型埋め込み領域５およびＰ型埋め込み領域６上に
Ｎ型半導体領域７とＰ型半導体領域８を形成する。次
に、Ｎ型埋め込み領域５上に第１Ｎウェル９、第２Ｎウ
ェル１１を形成する。第１Ｎウェル９は、ベース領域１
０に接する所定の領域であって、例えばエミッタ不純物
拡散領域１５の直下から右側領域にくるように形成す
る。また、第２Ｎウェル１１は、コレクタ不純物拡散領
域１２の右下の領域にくるように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、サージ電圧が内部回路に印
加されることを防止する静電破壊防止素子に適用して有
効な技術に関する。
その製造技術に関し、特に、サージ電圧が内部回路に印
加されることを防止する静電破壊防止素子に適用して有
効な技術に関する。
【０００２】
【従来の技術】内部回路であるＬＳＩ（Large Scale
Integrated Circuit）の破壊を起す現象として静電気
放電がある。この静電気放電現象は、静電気を帯電した
導電体や人間が内部回路に接続された外部端子に接触し
て一時的に内部回路に大電流が流れ、内部回路が破壊さ
れる現象である。
Integrated Circuit）の破壊を起す現象として静電気
放電がある。この静電気放電現象は、静電気を帯電した
導電体や人間が内部回路に接続された外部端子に接触し
て一時的に内部回路に大電流が流れ、内部回路が破壊さ
れる現象である。
【０００３】そこで、一般に静電気放電による内部回路
の破壊を防止するため、入力端子（入力パッド）と内部
回路の間に静電破壊防止素子が設けられる。この静電破
壊防止素子は、例えばバイポーラトランジスタやダイオ
ードが用いられる。
の破壊を防止するため、入力端子（入力パッド）と内部
回路の間に静電破壊防止素子が設けられる。この静電破
壊防止素子は、例えばバイポーラトランジスタやダイオ
ードが用いられる。
【０００４】バイポーラトランジスタは、電流経路が縦
方向に形成されるため、ＭＯＳ（Metal Oxide Semico
nductor）トランジスタなど電流経路が表面に形成され
る表面型素子に比べて高い電流放電能力を有しており、
静電破壊防止素子に使用される。
方向に形成されるため、ＭＯＳ（Metal Oxide Semico
nductor）トランジスタなど電流経路が表面に形成され
る表面型素子に比べて高い電流放電能力を有しており、
静電破壊防止素子に使用される。
【０００５】なお、静電破壊防止素子については、例え
ば特開昭６２−２６３６７０号公報や、特開平０７−０
３００６３号公報などに記載がある。
ば特開昭６２−２６３６７０号公報や、特開平０７−０
３００６３号公報などに記載がある。
【０００６】
【発明が解決しようとする課題】近年、内部回路素子の
高集積化に伴い、内部回路素子の微細化が進んでいる。
内部回路素子の微細化が進むと、素子の静電破壊に至る
電圧が低下する。すなわち、素子の静電破壊耐性が低下
する。
高集積化に伴い、内部回路素子の微細化が進んでいる。
内部回路素子の微細化が進むと、素子の静電破壊に至る
電圧が低下する。すなわち、素子の静電破壊耐性が低下
する。
【０００７】一方、静電破壊防止素子は、サージ電流を
流す能力を確保する観点から、内部回路素子と同等に微
細化することが困難である。したがって、静電破壊防止
素子がＯＮする動作電圧は、相対的に高いままとなる。
このため、静電破壊防止素子が動作する前に内部回路素
子が破壊されてしまうという問題点がある。
流す能力を確保する観点から、内部回路素子と同等に微
細化することが困難である。したがって、静電破壊防止
素子がＯＮする動作電圧は、相対的に高いままとなる。
このため、静電破壊防止素子が動作する前に内部回路素
子が破壊されてしまうという問題点がある。
【０００８】本発明の目的は、内部回路素子が破壊され
てしまう前に静電破壊防止素子が動作するように動作電
圧を所望の値に制御できる技術を提供することにある。
てしまう前に静電破壊防止素子が動作するように動作電
圧を所望の値に制御できる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】本発明は、ベース領域の下に接する所定の
領域に周囲より不純物濃度が高い第１Ｎウェルを設ける
ことにより、静電破壊防止素子の動作電圧（１次降伏電
圧）を所望の値に制御するものである。
領域に周囲より不純物濃度が高い第１Ｎウェルを設ける
ことにより、静電破壊防止素子の動作電圧（１次降伏電
圧）を所望の値に制御するものである。
【００１２】また、アノード領域の下に接する所定の領
域に周囲より不純物濃度が高い第１Ｎウェルを設けるこ
とにより、静電破壊防止素子のブレークダウン電圧を所
望の値に制御するものである。
域に周囲より不純物濃度が高い第１Ｎウェルを設けるこ
とにより、静電破壊防止素子のブレークダウン電圧を所
望の値に制御するものである。
【００１３】また、本発明は、静電破壊防止素子として
用いるＮＰＮトランジスタのコレクタ端子直下のコレク
タ領域を高濃度化すると共に、ベース・エミッタ間の任
意の位置のコレクタ領域を高濃度化することによって、
高濃度化されたベース・エミッタ間の位置に応じてブレ
ークダウンポイントが可変的に設定されるようにし、レ
イアウトパターン変更等で容易に静電破壊防止素子の動
作電圧を制御できるようにするものである。
用いるＮＰＮトランジスタのコレクタ端子直下のコレク
タ領域を高濃度化すると共に、ベース・エミッタ間の任
意の位置のコレクタ領域を高濃度化することによって、
高濃度化されたベース・エミッタ間の位置に応じてブレ
ークダウンポイントが可変的に設定されるようにし、レ
イアウトパターン変更等で容易に静電破壊防止素子の動
作電圧を制御できるようにするものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。また、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。また、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１５】（実施の形態１）以下に、本実施の形態１
の半導体装置に含まれる静電破壊防止素子を、図面を用
いて説明する。図１は、本実施の形態１の半導体装置に
含まれる静電破壊防止素子用ＮＰＮトランジスタを上部
から見た上面図である。また、図２は、図１のＡ１―Ａ
１間において切断した要部断面図である。図３は、図２
のベース、エミッタ領域を拡大した拡大図であり、図４
は、本実施の形態１における静電破壊防止素子であるＮ
ＰＮトランジスタの回路図である。
の半導体装置に含まれる静電破壊防止素子を、図面を用
いて説明する。図１は、本実施の形態１の半導体装置に
含まれる静電破壊防止素子用ＮＰＮトランジスタを上部
から見た上面図である。また、図２は、図１のＡ１―Ａ
１間において切断した要部断面図である。図３は、図２
のベース、エミッタ領域を拡大した拡大図であり、図４
は、本実施の形態１における静電破壊防止素子であるＮ
ＰＮトランジスタの回路図である。
【００１６】図１において、本実施の形態１の半導体装
置に含まれる静電破壊防止素子用ＮＰＮトランジスタ
は、コレクタ電極１、ベース電極２、エミッタ電極３を
有している。なお、コレクタ電極１、ベース電極２、エ
ミッタ電極３上に形成されるメタル配線の図示は省略す
る。コレクタ電極１は、図４に示すように内部回路の入
力端子であるボンディングパッド（外部端子）に接続さ
れている。また、ベース電極２とエミッタ電極３は、図
４に示すように互いに接続され、接地されている。すな
わち、静電破壊防止素子であるＮＰＮトランジスタは、
ダイオード接続されている。
置に含まれる静電破壊防止素子用ＮＰＮトランジスタ
は、コレクタ電極１、ベース電極２、エミッタ電極３を
有している。なお、コレクタ電極１、ベース電極２、エ
ミッタ電極３上に形成されるメタル配線の図示は省略す
る。コレクタ電極１は、図４に示すように内部回路の入
力端子であるボンディングパッド（外部端子）に接続さ
れている。また、ベース電極２とエミッタ電極３は、図
４に示すように互いに接続され、接地されている。すな
わち、静電破壊防止素子であるＮＰＮトランジスタは、
ダイオード接続されている。
【００１７】次に、本実施の形態において、図２に示す
ように、Ｐ型半導体基板４上にＮ型埋め込み領域５（第
１半導体領域の一例）とＰ型埋め込み領域６が形成され
ている。Ｐ型半導体基板４の不純物濃度は、例えば５.
２×１０15／ｃｍ3である。
ように、Ｐ型半導体基板４上にＮ型埋め込み領域５（第
１半導体領域の一例）とＰ型埋め込み領域６が形成され
ている。Ｐ型半導体基板４の不純物濃度は、例えば５.
２×１０15／ｃｍ3である。
【００１８】また、Ｎ型埋め込み領域５は、上記ＮＰＮ
トランジスタのコレクタ埋め込み領域に相当する領域で
あり、Ｎ型埋め込み領域５には、例えばリン（Ｐ）など
のＮ型不純物が注入されている。そして、その不純物濃
度は、例えば４.０×１０17／ｃｍ3である。Ｐ型埋め込
み領域６は、素子を接合分離する領域であり、例えばボ
ロン（Ｂ）などのＰ型不純物が注入されており、その不
純物濃度は、例えば４.０×１０17／ｃｍ3である。
トランジスタのコレクタ埋め込み領域に相当する領域で
あり、Ｎ型埋め込み領域５には、例えばリン（Ｐ）など
のＮ型不純物が注入されている。そして、その不純物濃
度は、例えば４.０×１０17／ｃｍ3である。Ｐ型埋め込
み領域６は、素子を接合分離する領域であり、例えばボ
ロン（Ｂ）などのＰ型不純物が注入されており、その不
純物濃度は、例えば４.０×１０17／ｃｍ3である。
【００１９】Ｎ型埋め込み領域５上には、Ｎ型エピタキ
シャル領域であるＮ型半導体領域７（第２半導体領域の
一例）が形成されている。このＮ型エピタキシャル領域
には、Ｐ型半導体領域８が形成されている。Ｎ型半導体
領域７は、このＮ型エピタキシャル領域であり、その不
純物濃度は、例えば２.４×１０15／ｃｍ3である。Ｐ型
半導体領域８は、素子を接合分離する領域であり、例え
ばボロン（Ｂ）などのＰ型不純物が注入されており、不
純物濃度は、例えば７.０×１０18／ｃｍ3である。
シャル領域であるＮ型半導体領域７（第２半導体領域の
一例）が形成されている。このＮ型エピタキシャル領域
には、Ｐ型半導体領域８が形成されている。Ｎ型半導体
領域７は、このＮ型エピタキシャル領域であり、その不
純物濃度は、例えば２.４×１０15／ｃｍ3である。Ｐ型
半導体領域８は、素子を接合分離する領域であり、例え
ばボロン（Ｂ）などのＰ型不純物が注入されており、不
純物濃度は、例えば７.０×１０18／ｃｍ3である。
【００２０】次に、Ｎ型半導体領域７上には、第１Ｎウ
ェル９（第４半導体領域の一例）およびベース領域１０
（第３半導体領域の一例）が下から順に形成されてい
る。また、Ｎ型半導体領域７上には、第２Ｎウェル１１
（第８半導体領域の一例）とコレクタ不純物拡散領域１
２（第７半導体領域の一例）が下から順に形成されてい
る。
ェル９（第４半導体領域の一例）およびベース領域１０
（第３半導体領域の一例）が下から順に形成されてい
る。また、Ｎ型半導体領域７上には、第２Ｎウェル１１
（第８半導体領域の一例）とコレクタ不純物拡散領域１
２（第７半導体領域の一例）が下から順に形成されてい
る。
【００２１】第１Ｎウェル９には、例えばリン（Ｐ）な
どのＮ型不純物が注入されており、その不純物濃度は、
例えば１.２×１０16／ｃｍ3である。したがって、第１
Ｎウェル９は、周囲に存在するＮ型半導体領域７に比べ
て不純物濃度が高くなっている。
どのＮ型不純物が注入されており、その不純物濃度は、
例えば１.２×１０16／ｃｍ3である。したがって、第１
Ｎウェル９は、周囲に存在するＮ型半導体領域７に比べ
て不純物濃度が高くなっている。
【００２２】この第１Ｎウェル９は、ベース領域１０の
下に接する領域のうち、後述するエミッタ不純物拡散領
域１５の直下から右側領域に形成されている。すなわ
ち、第１Ｎウェル９は、ベース領域１０の下に接する領
域のうち、コレクタ不純物拡散領域１２に近い領域に形
成されている。第１Ｎウェル９は、Ｎ型埋め込み領域５
から流れ出た電流をベース領域１０に導くために設けら
れている。
下に接する領域のうち、後述するエミッタ不純物拡散領
域１５の直下から右側領域に形成されている。すなわ
ち、第１Ｎウェル９は、ベース領域１０の下に接する領
域のうち、コレクタ不純物拡散領域１２に近い領域に形
成されている。第１Ｎウェル９は、Ｎ型埋め込み領域５
から流れ出た電流をベース領域１０に導くために設けら
れている。
【００２３】また、ベース領域１０には、例えばボロン
（Ｂ）などのＰ型不純物が注入されており、その不純物
濃度は、例えば１.５×１０18／ｃｍ3である。
（Ｂ）などのＰ型不純物が注入されており、その不純物
濃度は、例えば１.５×１０18／ｃｍ3である。
【００２４】第２Ｎウェル１１には、例えばリン（Ｐ）
などのＮ型不純物が注入されており、その不純物濃度
は、例えば１.２×１０16／ｃｍ3である。この第２Ｎウ
ェル１１は、コレクタ不純物拡散領域１２の右下の領域
に形成されている。第２Ｎウェル１１は、コレクタ不純
物拡散領域１２より流れ出た電流をＮ型埋め込み領域５
へ導くために設けられている。
などのＮ型不純物が注入されており、その不純物濃度
は、例えば１.２×１０16／ｃｍ3である。この第２Ｎウ
ェル１１は、コレクタ不純物拡散領域１２の右下の領域
に形成されている。第２Ｎウェル１１は、コレクタ不純
物拡散領域１２より流れ出た電流をＮ型埋め込み領域５
へ導くために設けられている。
【００２５】また、コレクタ不純物拡散領域１２には、
例えばリン（Ｐ）などのＮ型不純物が注入されており、
その不純物濃度は、例えば１.５×１０20／ｃｍ3であ
る。
例えばリン（Ｐ）などのＮ型不純物が注入されており、
その不純物濃度は、例えば１.５×１０20／ｃｍ3であ
る。
【００２６】次に、ベース領域１０上には、ベース不純
物拡散領域１４（第５半導体領域の一例）およびエミッ
タ不純物拡散領域１５（第６半導体領域の一例）が形成
されている。
物拡散領域１４（第５半導体領域の一例）およびエミッ
タ不純物拡散領域１５（第６半導体領域の一例）が形成
されている。
【００２７】ベース不純物拡散領域１４には、例えばボ
ロン（Ｂ）などのＰ型不純物が注入されており、その不
純物濃度は、例えば１.０×１０20／ｃｍ3である。ま
た、エミッタ不純物拡散領域１５には、例えばリン
（Ｐ）などのＮ型不純物が注入されており、その不純物
濃度は、例えば１.５×１０20／ｃｍ3である。
ロン（Ｂ）などのＰ型不純物が注入されており、その不
純物濃度は、例えば１.０×１０20／ｃｍ3である。ま
た、エミッタ不純物拡散領域１５には、例えばリン
（Ｐ）などのＮ型不純物が注入されており、その不純物
濃度は、例えば１.５×１０20／ｃｍ3である。
【００２８】コレクタ不純物拡散領域１２、ベース不純
物拡散領域１４、エミッタ不純物拡散領域１５上には、
それぞれ例えばタングステンよりなるコレクタ電極１、
ベース電極２、エミッタ電極３が形成されている。な
お、コレクタ形成領域とベース・エミッタ形成領域は、
素子分離層１６によって分離されている。
物拡散領域１４、エミッタ不純物拡散領域１５上には、
それぞれ例えばタングステンよりなるコレクタ電極１、
ベース電極２、エミッタ電極３が形成されている。な
お、コレクタ形成領域とベース・エミッタ形成領域は、
素子分離層１６によって分離されている。
【００２９】本実施の形態１の半導体装置に含まれる静
電破壊防止素子は、上記のように構成されており以下に
動作および作用について説明する。
電破壊防止素子は、上記のように構成されており以下に
動作および作用について説明する。
【００３０】まず、コレクタ電極１が接続されている入
力パッドにプラスのサージ電圧が印加される。するとコ
レクタ電極１の電圧が上昇する。そして、上昇した電圧
がコレクタ・ベース間耐圧に達すると、エミッタ不純物
拡散領域１５直下のコレクタ・ベース接合付近におい
て、ブレークダウンが生じる。
力パッドにプラスのサージ電圧が印加される。するとコ
レクタ電極１の電圧が上昇する。そして、上昇した電圧
がコレクタ・ベース間耐圧に達すると、エミッタ不純物
拡散領域１５直下のコレクタ・ベース接合付近におい
て、ブレークダウンが生じる。
【００３１】ブレークダウンが生じると電流が流れる。
この電流は、まず図２に示すように、コレクタ電極１か
らコレクタ不純物拡散領域１２に流れる。コレクタ不純
物拡散領域１２に流れた電流は、周囲にあるＮ型半導体
領域７より高濃度である第２Ｎウェル１１に流れる。
この電流は、まず図２に示すように、コレクタ電極１か
らコレクタ不純物拡散領域１２に流れる。コレクタ不純
物拡散領域１２に流れた電流は、周囲にあるＮ型半導体
領域７より高濃度である第２Ｎウェル１１に流れる。
【００３２】そして、第２Ｎウェル１１に流れた電流
は、図３に示すようにＮ型埋め込み領域５を通った後、
周囲にあるＮ型半導体領域７より高濃度である第１Ｎウ
ェル９に流れる。
は、図３に示すようにＮ型埋め込み領域５を通った後、
周囲にあるＮ型半導体領域７より高濃度である第１Ｎウ
ェル９に流れる。
【００３３】次に、第１Ｎウェル９に流れ込んだ電流
は、ベース領域１０を通りベース不純物拡散領域１４に
流れる。その後ベース不純物拡散領域１４を流れた電流
は、ベース電極２を通って、グランドへ流れる。
は、ベース領域１０を通りベース不純物拡散領域１４に
流れる。その後ベース不純物拡散領域１４を流れた電流
は、ベース電極２を通って、グランドへ流れる。
【００３４】上記したブレークダウン電流により、ベー
ス領域１０におけるベース・エミッタ間電圧降下が０.
７Ｖ以上になるとＮＰＮトランジスタがＯＮし、コレク
タ・エミッタ間に電流が流れる。このようにして、入力
パッドに印加されたサージ電圧による内部回路の破壊を
防止することができる。
ス領域１０におけるベース・エミッタ間電圧降下が０.
７Ｖ以上になるとＮＰＮトランジスタがＯＮし、コレク
タ・エミッタ間に電流が流れる。このようにして、入力
パッドに印加されたサージ電圧による内部回路の破壊を
防止することができる。
【００３５】ここで、上記したようにブレークダウン電
流は、第１Ｎウェル９よりベース領域１０に電流が入り
ベース不純物拡散領域１４を通って、グランドへ流れる
が、本実施の形態では、第１Ｎウェル９をエミッタ不純
物拡散領域１５の直下からコレクタ不純物拡散領域１２
側に設けている。このため、図３に示すようにベース領
域１０に電流が流入するポイントからベース不純物拡散
領域１４への距離は、大きくなることになる。つまり、
ベース領域１０におけるベース・エミッタ間抵抗は大き
くなり、ブレークダウン電流によるベース・エミッタ間
における電圧降下も大きくなる。したがって、ＮＰＮト
ランジスタは、速やかに動作するので、静電破壊防止素
子の動作電圧（１次降伏電圧）を下げることができる。
このようにして、ＮＰＮトランジスタの動作電圧を低下
させることができるので、内部回路素子が破壊されてし
まう前に静電破壊防止素子を動作させることができる。
流は、第１Ｎウェル９よりベース領域１０に電流が入り
ベース不純物拡散領域１４を通って、グランドへ流れる
が、本実施の形態では、第１Ｎウェル９をエミッタ不純
物拡散領域１５の直下からコレクタ不純物拡散領域１２
側に設けている。このため、図３に示すようにベース領
域１０に電流が流入するポイントからベース不純物拡散
領域１４への距離は、大きくなることになる。つまり、
ベース領域１０におけるベース・エミッタ間抵抗は大き
くなり、ブレークダウン電流によるベース・エミッタ間
における電圧降下も大きくなる。したがって、ＮＰＮト
ランジスタは、速やかに動作するので、静電破壊防止素
子の動作電圧（１次降伏電圧）を下げることができる。
このようにして、ＮＰＮトランジスタの動作電圧を低下
させることができるので、内部回路素子が破壊されてし
まう前に静電破壊防止素子を動作させることができる。
【００３６】また、ベース領域１０と接触し、周囲のＮ
型半導体領域７より不純物濃度の高い第１Ｎウェル９を
設けたため、コレクタ・エミッタ間耐圧を低下させるこ
とができる。したがって、ＮＰＮトランジスタ動作時に
ホールドする電圧が下がり電流放電能力を向上させるこ
とができる。
型半導体領域７より不純物濃度の高い第１Ｎウェル９を
設けたため、コレクタ・エミッタ間耐圧を低下させるこ
とができる。したがって、ＮＰＮトランジスタ動作時に
ホールドする電圧が下がり電流放電能力を向上させるこ
とができる。
【００３７】また、ベース領域１０と接触し、周囲のＮ
型半導体領域７より不純物濃度の高い第１Ｎウェル９を
設けたため、図２に示した通り、電流経路は下方向にな
ることから、素子表面の電流集中を抑制することが出来
る。したがって、静電破壊耐圧向上のためにコレクタ・
ベース間を離す必要がなくなり、静電破壊防止素子のサ
イズを増大させることなく静電破壊耐圧を向上すること
ができる。
型半導体領域７より不純物濃度の高い第１Ｎウェル９を
設けたため、図２に示した通り、電流経路は下方向にな
ることから、素子表面の電流集中を抑制することが出来
る。したがって、静電破壊耐圧向上のためにコレクタ・
ベース間を離す必要がなくなり、静電破壊防止素子のサ
イズを増大させることなく静電破壊耐圧を向上すること
ができる。
【００３８】さらに、ベース領域１０と接触し、周囲の
Ｎ型半導体領域７より不純物濃度の高い第１Ｎウェル９
を設けた構造では、前項と同様の理由で静電破壊防止素
子のサイズを縮小することが可能である。内部回路を形
成するプロセスの微細化に伴い、静電破壊防止素子のサ
イズは、内部回路素子のサイズに比べて素子サイズが大
きくなる。また、静電破壊防止素子は、各入出力端子に
接続されるので、チップに占める割合が大きくなる。し
たがって、静電破壊防止素子のサイズ縮小は、半導体チ
ップサイズの大幅な縮小につながり、ひいては生産コス
ト低減を図ることができる。
Ｎ型半導体領域７より不純物濃度の高い第１Ｎウェル９
を設けた構造では、前項と同様の理由で静電破壊防止素
子のサイズを縮小することが可能である。内部回路を形
成するプロセスの微細化に伴い、静電破壊防止素子のサ
イズは、内部回路素子のサイズに比べて素子サイズが大
きくなる。また、静電破壊防止素子は、各入出力端子に
接続されるので、チップに占める割合が大きくなる。し
たがって、静電破壊防止素子のサイズ縮小は、半導体チ
ップサイズの大幅な縮小につながり、ひいては生産コス
ト低減を図ることができる。
【００３９】また、静電破壊防止素子のサイズの縮小に
より、静電破壊防止素子の寄生容量の低下を図ることが
できる。したがって、半導体装置の動作速度の向上を推
進できる。
より、静電破壊防止素子の寄生容量の低下を図ることが
できる。したがって、半導体装置の動作速度の向上を推
進できる。
【００４０】次に、実施の形態１の半導体装置に含まれ
る静電破壊防止素子の製造方法について、図面を参照し
ながら説明する。
る静電破壊防止素子の製造方法について、図面を参照し
ながら説明する。
【００４１】まず、図５に示すように用意したＰ型半導
体基板４上にフォトリソグラフィ技術およびイオン注入
法を使用して、例えばリンなどのＮ型不純物を注入した
Ｎ型埋め込み領域５と、例えばボロンなどのＰ型不純物
を注入したＰ型埋め込み領域６を形成する。
体基板４上にフォトリソグラフィ技術およびイオン注入
法を使用して、例えばリンなどのＮ型不純物を注入した
Ｎ型埋め込み領域５と、例えばボロンなどのＰ型不純物
を注入したＰ型埋め込み領域６を形成する。
【００４２】そして、図６に示すように、Ｎ型埋め込み
領域５およびＰ型埋め込み領域６上にエピタキシャル成
長技術を使用してＮ型不純物を含むＮ型エピタキシャル
領域であるＮ型半導体領域７を形成した後、フォトリソ
グラフィ技術およびイオン注入法を使用してＰ型半導体
領域８を形成する。
領域５およびＰ型埋め込み領域６上にエピタキシャル成
長技術を使用してＮ型不純物を含むＮ型エピタキシャル
領域であるＮ型半導体領域７を形成した後、フォトリソ
グラフィ技術およびイオン注入法を使用してＰ型半導体
領域８を形成する。
【００４３】次に、図７に示すように、フォトリソグラ
フィ技術およびイオン注入法を使用してＮ型半導体領域
７上に第１Ｎウェル９、第２Ｎウェル１１を形成する。
ここで、それぞれのＮウェルは、内部回路にＮウェルを
形成する際に使用するマスクを使用して形成される。し
たがって、静電破壊耐圧向上を目的としたマスクの追加
などを伴わない利点がある。
フィ技術およびイオン注入法を使用してＮ型半導体領域
７上に第１Ｎウェル９、第２Ｎウェル１１を形成する。
ここで、それぞれのＮウェルは、内部回路にＮウェルを
形成する際に使用するマスクを使用して形成される。し
たがって、静電破壊耐圧向上を目的としたマスクの追加
などを伴わない利点がある。
【００４４】その後、Ｎ型半導体領域７上にＬＯＣＯＳ
法を使用して、酸化膜よりなる素子分離層１６を形成す
る。
法を使用して、酸化膜よりなる素子分離層１６を形成す
る。
【００４５】そして、図８に示すように、イオン注入法
を使用してＰ型不純物を注入してベース領域１０を形成
する。
を使用してＰ型不純物を注入してベース領域１０を形成
する。
【００４６】次に、図９に示すように、フォトリソグラ
フィ技術およびイオン注入法を使用して、コレクタ不純
物拡散領域１２、ベース不純物拡散領域１４、エミッタ
不純物拡散領域１５を形成する。
フィ技術およびイオン注入法を使用して、コレクタ不純
物拡散領域１２、ベース不純物拡散領域１４、エミッタ
不純物拡散領域１５を形成する。
【００４７】その後、図１０に示すように、ＣＶＤ法を
使用して酸化膜上に層間絶縁膜１７を堆積し、コレクタ
電極形成領域、エミッタ電極形成領域、ベース電極形成
領域に形成している酸化膜と層間絶縁膜１７をエッチン
グ技術により除去する。エッチングにより除去した電極
形成領域にタングステンを堆積し、コレクタ電極１、ベ
ース電極２、エミッタ電極３を形成する。次に、メタル
配線を形成し、ベース電極２とエミッタ電極３とをショ
ートする。
使用して酸化膜上に層間絶縁膜１７を堆積し、コレクタ
電極形成領域、エミッタ電極形成領域、ベース電極形成
領域に形成している酸化膜と層間絶縁膜１７をエッチン
グ技術により除去する。エッチングにより除去した電極
形成領域にタングステンを堆積し、コレクタ電極１、ベ
ース電極２、エミッタ電極３を形成する。次に、メタル
配線を形成し、ベース電極２とエミッタ電極３とをショ
ートする。
【００４８】このようにして実施の形態１の半導体装置
に含まれる静電破壊防止素子を形成することができる。
に含まれる静電破壊防止素子を形成することができる。
【００４９】（実施の形態２）本実施の形態２の半導体
装置に含まれる静電破壊防止素子について、図面を使用
して説明する。図４は、本実施の形態２における静電破
壊防止素子であるＮＰＮトランジスタの回路図である。
図１１は、本実施の形態２の半導体装置に含まれる静電
破壊防止素子用ＮＰＮトランジスタを上部から見た上面
図である。また、図１２は、図１１のＡ２―Ａ２間にお
いて切断した要部断面図である。図１３は、図１２のベ
ース、エミッタ領域を拡大した拡大図である。図４は、
静電破壊防止素子であるＮＰＮトランジスタの回路図で
ある。
装置に含まれる静電破壊防止素子について、図面を使用
して説明する。図４は、本実施の形態２における静電破
壊防止素子であるＮＰＮトランジスタの回路図である。
図１１は、本実施の形態２の半導体装置に含まれる静電
破壊防止素子用ＮＰＮトランジスタを上部から見た上面
図である。また、図１２は、図１１のＡ２―Ａ２間にお
いて切断した要部断面図である。図１３は、図１２のベ
ース、エミッタ領域を拡大した拡大図である。図４は、
静電破壊防止素子であるＮＰＮトランジスタの回路図で
ある。
【００５０】図１１において、前記実施の形態１の半導
体装置に含まれる静電破壊防止素子と異なる点は、第１
Ｎウェル９がベース電極２とエミッタ電極３の間付近ま
で形成されている点である。
体装置に含まれる静電破壊防止素子と異なる点は、第１
Ｎウェル９がベース電極２とエミッタ電極３の間付近ま
で形成されている点である。
【００５１】すなわち、図２と図１２とを見比べて分か
るように図１２の方が、ベース領域１０の下に第１Ｎウ
ェル９が多く接していることが分かる。
るように図１２の方が、ベース領域１０の下に第１Ｎウ
ェル９が多く接していることが分かる。
【００５２】このように構成することにより、ブレーク
ダウン時の電流経路をベース形成領域に近づけることが
できる。
ダウン時の電流経路をベース形成領域に近づけることが
できる。
【００５３】ブレークダウン電流は、第１Ｎウェル９よ
りベース領域１０に電流が入りベース不純物拡散領域１
４を通って、グランドへ流れるが、本実施の形態２で
は、第１Ｎウェル９をエミッタ不純物拡散領域１５とベ
ース不純物拡散領域１４の間付近の下からコレクタ不純
物拡散領域１２側に設けている。このため、図１３に示
すようにベース領域１０に電流が流入するポイントは、
前記実施の形態１の半導体装置に含まれる静電破壊防止
素子に比べてベース不純物拡散領域１４側（左側）にな
る。つまり、第１Ｎウェル９からベース領域１０に電流
が流入するポイントからベース不純物拡散領域１４まで
の距離は、前記実施の形態１の半導体装置に含まれる静
電破壊防止素子に比べて小さくなる。
りベース領域１０に電流が入りベース不純物拡散領域１
４を通って、グランドへ流れるが、本実施の形態２で
は、第１Ｎウェル９をエミッタ不純物拡散領域１５とベ
ース不純物拡散領域１４の間付近の下からコレクタ不純
物拡散領域１２側に設けている。このため、図１３に示
すようにベース領域１０に電流が流入するポイントは、
前記実施の形態１の半導体装置に含まれる静電破壊防止
素子に比べてベース不純物拡散領域１４側（左側）にな
る。つまり、第１Ｎウェル９からベース領域１０に電流
が流入するポイントからベース不純物拡散領域１４まで
の距離は、前記実施の形態１の半導体装置に含まれる静
電破壊防止素子に比べて小さくなる。
【００５４】したがって、前記実施の形態１の半導体装
置に含まれる静電破壊防止素子に比べてベース領域１０
におけるベース・エミッタ間抵抗は小さくなり、ブレー
クダウン電流によるベース・エミッタ間における電圧降
下も小さくなる。このため、ＮＰＮトランジスタの動作
電圧（１次降伏電圧）は、前記実施の形態１の半導体装
置に含まれる静電破壊防止素子に比べて高くなる。
置に含まれる静電破壊防止素子に比べてベース領域１０
におけるベース・エミッタ間抵抗は小さくなり、ブレー
クダウン電流によるベース・エミッタ間における電圧降
下も小さくなる。このため、ＮＰＮトランジスタの動作
電圧（１次降伏電圧）は、前記実施の形態１の半導体装
置に含まれる静電破壊防止素子に比べて高くなる。
【００５５】また、ベース領域１０と接触し、周囲のＮ
型半導体領域７より不純物濃度の高い第１Ｎウェル９を
設けたため、コレクタ・エミッタ間耐圧を低下させるこ
とができる。したがって、ＮＰＮトランジスタ動作時に
ホールドする電圧が下がり電流放電能力を向上させるこ
とができる。
型半導体領域７より不純物濃度の高い第１Ｎウェル９を
設けたため、コレクタ・エミッタ間耐圧を低下させるこ
とができる。したがって、ＮＰＮトランジスタ動作時に
ホールドする電圧が下がり電流放電能力を向上させるこ
とができる。
【００５６】以上、前記実施の形態１と本実施の形態２
で述べたことから、第１Ｎウェル９の形成パターンを変
更することにより、静電破壊防止素子の動作電圧を制御
することが可能となる。
で述べたことから、第１Ｎウェル９の形成パターンを変
更することにより、静電破壊防止素子の動作電圧を制御
することが可能となる。
【００５７】図１４に静電破壊防止素子の動作電圧（１
次降伏電圧）と電流との関係を示す。図１４を見て分か
るように静電破壊防止素子の１次降伏電圧が上昇する
と、１次降伏電流も増加することがわかる。ここでＶ１
は、前記実施の形態１の半導体装置に含まれる静電破壊
防止素子の動作電圧（１次降伏電圧）であり、Ｖ２は、
第１Ｎウェル９をベース不純物拡散領域１４の直下まで
形成した場合における静電破壊防止素子の動作電圧（１
次降伏電圧）である。
次降伏電圧）と電流との関係を示す。図１４を見て分か
るように静電破壊防止素子の１次降伏電圧が上昇する
と、１次降伏電流も増加することがわかる。ここでＶ１
は、前記実施の形態１の半導体装置に含まれる静電破壊
防止素子の動作電圧（１次降伏電圧）であり、Ｖ２は、
第１Ｎウェル９をベース不純物拡散領域１４の直下まで
形成した場合における静電破壊防止素子の動作電圧（１
次降伏電圧）である。
【００５８】（実施の形態３）本実施の形態３では、静
電破壊防止素子としてダイオードを使用した場合につい
て説明する。
電破壊防止素子としてダイオードを使用した場合につい
て説明する。
【００５９】図１５は、本実施の形態３の半導体装置に
含まれる静電破壊防止素子用ダイオードを上部から見た
上面図である。また、図１６は、図１５のＡ３―Ａ３間
において切断した要部断面図である。図１７は、図１６
のアノード形成領域を拡大した拡大図であり、図１８
は、本実施の形態３における静電破壊防止素子であるダ
イオードの回路図である。
含まれる静電破壊防止素子用ダイオードを上部から見た
上面図である。また、図１６は、図１５のＡ３―Ａ３間
において切断した要部断面図である。図１７は、図１６
のアノード形成領域を拡大した拡大図であり、図１８
は、本実施の形態３における静電破壊防止素子であるダ
イオードの回路図である。
【００６０】図１５において、本実施の形態３の半導体
装置に含まれる静電破壊防止素子は、アノード（陽極）
電極２０およびカソード（陰極）電極２１を有してい
る。アノード電極２０は、図１８に示すように、接地さ
れている。また、カソード電極２１は、内部回路の入力
端子であるパッドに接続されている。すなわち、パッド
に正の電圧が印加された場合ダイオードに逆電圧が印加
されるようになっている。
装置に含まれる静電破壊防止素子は、アノード（陽極）
電極２０およびカソード（陰極）電極２１を有してい
る。アノード電極２０は、図１８に示すように、接地さ
れている。また、カソード電極２１は、内部回路の入力
端子であるパッドに接続されている。すなわち、パッド
に正の電圧が印加された場合ダイオードに逆電圧が印加
されるようになっている。
【００６１】次に、図１６において、実施の形態３の半
導体装置に含まれる静電破壊防止素子は、Ｐ型半導体基
板４上にＮ型不純物を注入したＮ型埋め込み領域５（第
１半導体領域の一例）とＰ型不純物を注入したＰ型埋め
込み領域６が形成されている。
導体装置に含まれる静電破壊防止素子は、Ｐ型半導体基
板４上にＮ型不純物を注入したＮ型埋め込み領域５（第
１半導体領域の一例）とＰ型不純物を注入したＰ型埋め
込み領域６が形成されている。
【００６２】Ｎ型埋め込み領域５上には、Ｎ型エピタキ
シャル領域であるＮ型半導体領域７（第２半導体領域の
一例）が形成されている。このＮ型エピタキシャル領域
には、Ｐ型半導体領域８が形成されている。次にＮ型半
導体領域７上には、第１Ｎウェル９（第４半導体領域の
一例）、第２Ｎウェル１１が形成されている。
シャル領域であるＮ型半導体領域７（第２半導体領域の
一例）が形成されている。このＮ型エピタキシャル領域
には、Ｐ型半導体領域８が形成されている。次にＮ型半
導体領域７上には、第１Ｎウェル９（第４半導体領域の
一例）、第２Ｎウェル１１が形成されている。
【００６３】この第１Ｎウェル９、第２Ｎウェル１１に
は、Ｎ型不純物が注入されており、その不純物濃度は、
Ｎ型半導体領域７の不純物濃度より高くなっている。
は、Ｎ型不純物が注入されており、その不純物濃度は、
Ｎ型半導体領域７の不純物濃度より高くなっている。
【００６４】次に第１Ｎウェル９上には、アノード領域
２２（第３半導体領域の一例）が形成されている。この
アノード領域２２には、Ｐ型不純物が注入されており、
アノード領域２２上には、アノード不純物拡散領域２３
（第５半導体領域の一例）が形成されている。アノード
不純物拡散領域２３には、Ｐ型不純物が注入されてお
り、その不純物濃度は、アノード領域２２より高くなっ
ている。そして、アノード不純物拡散領域２３上には、
アノード電極２０が形成されている。このアノード電極
２０は、接地されている。
２２（第３半導体領域の一例）が形成されている。この
アノード領域２２には、Ｐ型不純物が注入されており、
アノード領域２２上には、アノード不純物拡散領域２３
（第５半導体領域の一例）が形成されている。アノード
不純物拡散領域２３には、Ｐ型不純物が注入されてお
り、その不純物濃度は、アノード領域２２より高くなっ
ている。そして、アノード不純物拡散領域２３上には、
アノード電極２０が形成されている。このアノード電極
２０は、接地されている。
【００６５】第１Ｎウェル９は、アノード領域２２の下
に接する領域であって、アノード不純物拡散領域２３直
下の領域に形成されている。この第１Ｎウェル９は、Ｎ
型埋め込み領域５を流れ出た電流をアノード領域２２へ
導くために設けられている。
に接する領域であって、アノード不純物拡散領域２３直
下の領域に形成されている。この第１Ｎウェル９は、Ｎ
型埋め込み領域５を流れ出た電流をアノード領域２２へ
導くために設けられている。
【００６６】また、第２Ｎウェル１１の左上の領域に
は、Ｎ型不純物が注入されたカソード不純物拡散領域２
４が形成されており、このカソード不純物拡散領域２４
上には、カソード電極２１が形成されている。このカソ
ード電極２１は、入力端子であるパッドに接続されてい
る。第２Ｎウェル１１は、カソード電極２１より流れ出
た電流をＮ型埋め込み領域５に導くために設けられてい
る。
は、Ｎ型不純物が注入されたカソード不純物拡散領域２
４が形成されており、このカソード不純物拡散領域２４
上には、カソード電極２１が形成されている。このカソ
ード電極２１は、入力端子であるパッドに接続されてい
る。第２Ｎウェル１１は、カソード電極２１より流れ出
た電流をＮ型埋め込み領域５に導くために設けられてい
る。
【００６７】なお、アノード領域２２とカソード不純物
拡散領域２４は、素子分離層１６によって分離されてい
る。
拡散領域２４は、素子分離層１６によって分離されてい
る。
【００６８】本実施の形態３の半導体装置に含まれる静
電破壊防止素子は、上記のように形成されており、以下
に動作および作用について説明する。
電破壊防止素子は、上記のように形成されており、以下
に動作および作用について説明する。
【００６９】まず、カソード電極２１が接続されている
入力パッドにプラスのサージ電圧が印加される。すると
カソード電極２１の電圧が上昇する。このため、静電破
壊防止素子であるダイオードに逆電圧が印加される。そ
して、上昇した電圧が所定の電圧に達するとダイオード
の逆方向に電流が流れる。
入力パッドにプラスのサージ電圧が印加される。すると
カソード電極２１の電圧が上昇する。このため、静電破
壊防止素子であるダイオードに逆電圧が印加される。そ
して、上昇した電圧が所定の電圧に達するとダイオード
の逆方向に電流が流れる。
【００７０】この電流は、まず図１６に示すように、カ
ソード電極２１からカソード不純物拡散領域２４に流れ
る。電流は不純物濃度の高い領域を選択的に流れるた
め、カソード不純物拡散領域２４を流れた電流は、周囲
にあるＮ型半導体領域７より高濃度である第２Ｎウェル
１１に流れる。
ソード電極２１からカソード不純物拡散領域２４に流れ
る。電流は不純物濃度の高い領域を選択的に流れるた
め、カソード不純物拡散領域２４を流れた電流は、周囲
にあるＮ型半導体領域７より高濃度である第２Ｎウェル
１１に流れる。
【００７１】そして、第２Ｎウェル１１を流れた電流
は、Ｎ型埋め込み領域５に流入する。Ｎ型埋め込み領域
５を流れた電流は、図１７に示すように、周囲にあるＮ
型半導体領域７より高濃度である第１Ｎウェル９を流れ
る。次に、第１Ｎウェル９に流れ込んだ電流は、アノー
ド領域２２との接合部分に集中して流れアノード領域２
２に流入する。これは、電流が不純物濃度の高い領域を
選択的に流れるためである。したがって、第１Ｎウェル
９とアノード領域２２の接合部分の電流密度は高くな
り、ブレークダウンが生じ易くなる。このため、ブレー
クダウン電圧は、低くなる。
は、Ｎ型埋め込み領域５に流入する。Ｎ型埋め込み領域
５を流れた電流は、図１７に示すように、周囲にあるＮ
型半導体領域７より高濃度である第１Ｎウェル９を流れ
る。次に、第１Ｎウェル９に流れ込んだ電流は、アノー
ド領域２２との接合部分に集中して流れアノード領域２
２に流入する。これは、電流が不純物濃度の高い領域を
選択的に流れるためである。したがって、第１Ｎウェル
９とアノード領域２２の接合部分の電流密度は高くな
り、ブレークダウンが生じ易くなる。このため、ブレー
クダウン電圧は、低くなる。
【００７２】次に、第１Ｎウェル９とアノード領域２２
の接合部分を通過した電流は、アノード領域２２内を通
りアノード不純物拡散領域２３に流れる。その後アノー
ド不純物拡散領域２３を流れた電流は、アノ−ド電極２
０を通って、グランドへ流れる。
の接合部分を通過した電流は、アノード領域２２内を通
りアノード不純物拡散領域２３に流れる。その後アノー
ド不純物拡散領域２３を流れた電流は、アノ−ド電極２
０を通って、グランドへ流れる。
【００７３】このように、第１Ｎウェル９とアノード領
域２２の接合部分の電流密度を高くすることにより、ダ
イオードのブレークダウン電圧を低下させることができ
るので、内部回路素子が破壊されてしまう前に静電破壊
防止素子を動作させることができる。
域２２の接合部分の電流密度を高くすることにより、ダ
イオードのブレークダウン電圧を低下させることができ
るので、内部回路素子が破壊されてしまう前に静電破壊
防止素子を動作させることができる。
【００７４】次に、本実施の形態３の半導体装置に含ま
れる静電破壊防止素子の製造方法について、図１６を参
照しながら説明する。
れる静電破壊防止素子の製造方法について、図１６を参
照しながら説明する。
【００７５】まず、用意したＰ型半導体基板４上にフォ
トリソグラフィ技術およびイオン注入法を使用して、例
えばリンなどのＮ型不純物を注入したＮ型埋め込み領域
５と、例えばボロンなどのＰ型不純物を注入したＰ型埋
め込み領域６を形成する。
トリソグラフィ技術およびイオン注入法を使用して、例
えばリンなどのＮ型不純物を注入したＮ型埋め込み領域
５と、例えばボロンなどのＰ型不純物を注入したＰ型埋
め込み領域６を形成する。
【００７６】そして、形成したＮ型埋め込み領域５およ
びＰ型埋め込み領域６上にエピタキシャル成長技術を使
用してＮ型エピタキシャル領域であるＮ型半導体領域７
を形成した後、フォトリソグラフィ技術およびイオン注
入法を使用してＰ型半導体領域８を形成する。
びＰ型埋め込み領域６上にエピタキシャル成長技術を使
用してＮ型エピタキシャル領域であるＮ型半導体領域７
を形成した後、フォトリソグラフィ技術およびイオン注
入法を使用してＰ型半導体領域８を形成する。
【００７７】次に、フォトリソグラフィ技術およびイオ
ン注入法を使用してＮ型半導体領域７上に第１Ｎウェル
９、第２Ｎウェル１１を形成する。ここで、それぞれの
Ｎウェルは、内部回路にＮウェルを形成する際に使用す
るマスクを使用して形成される。したがって、静電破壊
耐圧向上を目的としたマスクの追加などを伴わない利点
がある。
ン注入法を使用してＮ型半導体領域７上に第１Ｎウェル
９、第２Ｎウェル１１を形成する。ここで、それぞれの
Ｎウェルは、内部回路にＮウェルを形成する際に使用す
るマスクを使用して形成される。したがって、静電破壊
耐圧向上を目的としたマスクの追加などを伴わない利点
がある。
【００７８】その後、Ｎ型半導体領域７上にＬＯＣＯＳ
法を使用して、酸化膜よりなる素子分離層１６を形成す
る。そして、イオン注入法を使用してＰ型不純物を注入
してアノード領域２２を形成した後、アノード領域２２
上にイオン注入法を使用してアノード不純物拡散領域２
３を形成するとともにカソード形成領域にカソード不純
物拡散領域２４を形成する。
法を使用して、酸化膜よりなる素子分離層１６を形成す
る。そして、イオン注入法を使用してＰ型不純物を注入
してアノード領域２２を形成した後、アノード領域２２
上にイオン注入法を使用してアノード不純物拡散領域２
３を形成するとともにカソード形成領域にカソード不純
物拡散領域２４を形成する。
【００７９】その後、ＣＶＤ法を使用して酸化膜上に層
間絶縁膜１７を堆積し、アノード電極形成領域、カソー
ド電極形成領域に形成している酸化膜と層間絶縁膜１７
をエッチング技術により除去する。エッチングにより除
去したアノード電極形成領域、カソード電極形成領域に
タングステンを堆積し、アノード電極２０、カソード電
極２１を形成する。
間絶縁膜１７を堆積し、アノード電極形成領域、カソー
ド電極形成領域に形成している酸化膜と層間絶縁膜１７
をエッチング技術により除去する。エッチングにより除
去したアノード電極形成領域、カソード電極形成領域に
タングステンを堆積し、アノード電極２０、カソード電
極２１を形成する。
【００８０】このようにして実施の形態３の半導体装置
に含まれる静電破壊防止素子を形成することができる。
に含まれる静電破壊防止素子を形成することができる。
【００８１】（実施の形態４）本実施の形態４の半導体
装置に含まれる静電破壊防止素子用ダイオードについ
て、図面を使用して説明する。図１８は、本実施の形態
４における静電破壊防止素子であるダイオードの回路図
である。図１９は、本実施の形態４の半導体装置に含ま
れる静電破壊防止素子用ダイオードの要部断面図であ
る。図２０は、図１９のアノード形成領域を拡大した拡
大図である。
装置に含まれる静電破壊防止素子用ダイオードについ
て、図面を使用して説明する。図１８は、本実施の形態
４における静電破壊防止素子であるダイオードの回路図
である。図１９は、本実施の形態４の半導体装置に含ま
れる静電破壊防止素子用ダイオードの要部断面図であ
る。図２０は、図１９のアノード形成領域を拡大した拡
大図である。
【００８２】図１９において、前記実施の形態３の半導
体装置に含まれる静電破壊防止素子と異なる点は、第１
Ｎウェル９がアノード領域２２の下部全面を覆うように
形成されている点である。
体装置に含まれる静電破壊防止素子と異なる点は、第１
Ｎウェル９がアノード領域２２の下部全面を覆うように
形成されている点である。
【００８３】このように第１Ｎウェル９がアノード領域
２２の下部全面を覆うように形成することにより、図２
０に示すように、電流は、第１Ｎウェル９とアノード領
域２２の接合部分を均一に流れる。したがって、接合部
分の電流密度は、前記実施の形態３の半導体装置に含ま
れる静電破壊防止素子に比べて低くなるため、ブレーク
ダウンが生じにくくなる。すなわち、ブレークダウン電
圧が高くなる。
２２の下部全面を覆うように形成することにより、図２
０に示すように、電流は、第１Ｎウェル９とアノード領
域２２の接合部分を均一に流れる。したがって、接合部
分の電流密度は、前記実施の形態３の半導体装置に含ま
れる静電破壊防止素子に比べて低くなるため、ブレーク
ダウンが生じにくくなる。すなわち、ブレークダウン電
圧が高くなる。
【００８４】以上、前記実施の形態３と本実施の形態４
で述べたことから、アノード領域２２直下の第１Ｎウェ
ル９の幅を変更することにより、静電破壊防止素子のブ
レークダウン電圧を制御することが可能となる。すなわ
ち、アノード領域２２直下の第１Ｎウェル９の幅を狭く
すればするほどブレークダウン電圧が低下し、アノード
領域２２直下の第１Ｎウェル９の幅を広げれば広げるほ
どブレークダウン電圧が高くなる。
で述べたことから、アノード領域２２直下の第１Ｎウェ
ル９の幅を変更することにより、静電破壊防止素子のブ
レークダウン電圧を制御することが可能となる。すなわ
ち、アノード領域２２直下の第１Ｎウェル９の幅を狭く
すればするほどブレークダウン電圧が低下し、アノード
領域２２直下の第１Ｎウェル９の幅を広げれば広げるほ
どブレークダウン電圧が高くなる。
【００８５】図２１に静電破壊防止素子のブレークダウ
ン電圧と電流との関係を示す。図２１において、Ｖ１
は、前記実施の形態３の半導体装置に含まれる静電破壊
防止素子のブレークダウン電圧であり、Ｖ２は、本実施
の形態４の半導体装置に含まれる静電破壊防止素子のブ
レークダウン電圧、すなわちアノード領域２２の下部全
面に第１Ｎウェル９を形成した場合における静電破壊防
止素子のブレークダウン電圧である。
ン電圧と電流との関係を示す。図２１において、Ｖ１
は、前記実施の形態３の半導体装置に含まれる静電破壊
防止素子のブレークダウン電圧であり、Ｖ２は、本実施
の形態４の半導体装置に含まれる静電破壊防止素子のブ
レークダウン電圧、すなわちアノード領域２２の下部全
面に第１Ｎウェル９を形成した場合における静電破壊防
止素子のブレークダウン電圧である。
【００８６】図２１を見て分かるように、アノード領域
２２直下の第１Ｎウェル９の幅を変更することにより、
静電破壊防止素子のブレークダウン電圧を制御すること
が可能であることがわかる。
２２直下の第１Ｎウェル９の幅を変更することにより、
静電破壊防止素子のブレークダウン電圧を制御すること
が可能であることがわかる。
【００８７】本実施の形態４の半導体装置に含まれる静
電破壊防止素子の製造方法は、前記実施の形態３の半導
体装置に含まれる静電破壊防止素子の製造方法とほぼ同
様である。異なる点は、第１Ｎウェル９を大きく形成
し、アノード領域２２の下部全面を覆うように第１Ｎウ
ェル９を形成する点である。
電破壊防止素子の製造方法は、前記実施の形態３の半導
体装置に含まれる静電破壊防止素子の製造方法とほぼ同
様である。異なる点は、第１Ｎウェル９を大きく形成
し、アノード領域２２の下部全面を覆うように第１Ｎウ
ェル９を形成する点である。
【００８８】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００８９】実施の形態１から実施の形態４では、入力
端子であるパッドとグランドとの間に静電破壊防止素子
を挿入した例について説明したが、入力端子であるボン
ディングパッドと高電位側の電源との間に静電破壊防止
素子を挿入してもよい。
端子であるパッドとグランドとの間に静電破壊防止素子
を挿入した例について説明したが、入力端子であるボン
ディングパッドと高電位側の電源との間に静電破壊防止
素子を挿入してもよい。
【００９０】前記実施の形態１〜４においては、第１Ｎ
ウェルがＮ型埋め込み領域に接触しない場合について説
明したが、第１ＮウェルがＮ型埋め込み領域に接触して
もよい。
ウェルがＮ型埋め込み領域に接触しない場合について説
明したが、第１ＮウェルがＮ型埋め込み領域に接触して
もよい。
【００９１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９２】ベース領域の下に接する所定の領域に周囲
より不純物濃度が高い第１Ｎウェルを設けることによ
り、静電破壊防止素子の動作電圧（１次降伏電圧）を所
望の値に制御できる。
より不純物濃度が高い第１Ｎウェルを設けることによ
り、静電破壊防止素子の動作電圧（１次降伏電圧）を所
望の値に制御できる。
【００９３】また、アノード領域の下に接する所定の領
域に周囲より不純物濃度が高い第１Ｎウェルを設けるこ
とにより、静電破壊防止素子のブレークダウン電圧を所
望の値に制御できる。
域に周囲より不純物濃度が高い第１Ｎウェルを設けるこ
とにより、静電破壊防止素子のブレークダウン電圧を所
望の値に制御できる。
【図１】本発明の実施の形態１における半導体装置に含
まれる静電破壊防止素子を上部から見た上面図である。
まれる静電破壊防止素子を上部から見た上面図である。
【図２】本発明の実施の形態１における半導体装置に含
まれる静電破壊防止素子の断面を示した断面図である。
まれる静電破壊防止素子の断面を示した断面図である。
【図３】図２の一部を拡大した図である。
【図４】本発明の実施の形態１、２における半導体装置
に含まれる静電破壊防止素子の回路図である。
に含まれる静電破壊防止素子の回路図である。
【図５】本発明の一実施の形態である半導体装置の製造
工程を示した図である。
工程を示した図である。
【図６】本発明の一実施の形態である半導体装置の製造
工程を示した図である。
工程を示した図である。
【図７】本発明の一実施の形態である半導体装置の製造
工程を示した図である。
工程を示した図である。
【図８】本発明の一実施の形態である半導体装置の製造
工程を示した図である。
工程を示した図である。
【図９】本発明の一実施の形態である半導体装置の製造
工程を示した図である。
工程を示した図である。
【図１０】本発明の一実施の形態である半導体装置の製
造工程を示した図である。
造工程を示した図である。
【図１１】本発明の実施の形態２における半導体装置に
含まれる静電破壊防止素子を上部から見た上面図であ
る。
含まれる静電破壊防止素子を上部から見た上面図であ
る。
【図１２】本発明の実施の形態２における半導体装置に
含まれる静電破壊防止素子の断面を示した断面図であ
る。
含まれる静電破壊防止素子の断面を示した断面図であ
る。
【図１３】図１２の一部を拡大した図である。
【図１４】静電破壊防止素子の動作電圧と電流との関係
を示した図である。
を示した図である。
【図１５】本発明の実施の形態３における半導体装置に
含まれる静電破壊防止素子を上部から見た上面図であ
る。
含まれる静電破壊防止素子を上部から見た上面図であ
る。
【図１６】本発明の実施の形態３における半導体装置に
含まれる静電破壊防止素子の断面を示した断面図であ
る。
含まれる静電破壊防止素子の断面を示した断面図であ
る。
【図１７】図１６の一部を拡大した図である。
【図１８】本発明の実施の形態３、４における半導体装
置に含まれる静電破壊防止素子の回路図である。
置に含まれる静電破壊防止素子の回路図である。
【図１９】本発明の実施の形態４における半導体装置に
含まれる静電破壊防止素子の断面を示した断面図であ
る。
含まれる静電破壊防止素子の断面を示した断面図であ
る。
【図２０】図１９の一部を拡大した図である。
【図２１】静電破壊防止素子のブレークダウン電圧と電
流との関係を示した図である。
流との関係を示した図である。
１ コレクタ電極
２ ベース電極
３ エミッタ電極
４ Ｐ型半導体基板
５ Ｎ型埋め込み領域
６ Ｐ型埋め込み領域
７ Ｎ型半導体領域
８ Ｐ型半導体領域
９ 第１Ｎウェル
１０ ベース領域
１１ 第２Ｎウェル
１２ コレクタ不純物拡散領域
１４ ベース不純物拡散領域
１５ エミッタ不純物拡散領域
１６ 素子分離層
１７ 層間絶縁膜
２０ アノード電極
２１ カソード電極
２２ アノード領域
２３ アノード不純物拡散領域
２４ カソード不純物拡散領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 秋野 友則
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 松下 司
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 千葉 智明
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5F003 BA23 BA97 BB01 BB06 BC01
BC02 BC08 BE01 BJ90
5F038 AV04 AV05 BH05 BH06 BH13
EZ20
Claims (5)
- 【請求項１】 （ａ）半導体基板に静電破壊防止用バイ
ポーラトランジスタのコレクタとなる第１半導体領域を
形成する工程と、 （ｂ）前記第１半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのコレクタとなる半導体領域であっ
て、前記第１半導体領域と同一導電型であり、かつ前記
第１半導体領域より低不純物濃度である第２半導体領域
を形成する工程と、 （ｃ）前記第２半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのベースとなる第３半導体領域を形
成する工程と、 （ｄ）前記第３半導体領域の下部に接する所定領域に形
成される半導体領域であって、前記第２半導体領域より
高い不純物濃度の第４半導体領域を形成する工程と、 （ｅ）前記第３半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのベースとなる半導体領域であっ
て、前記第３半導体領域より高い不純物濃度の第５半導
体領域を形成する工程と、 （ｆ）前記第３半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのエミッタとなる第６半導体領域を
形成する工程とを備えることを特徴とする半導体装置の
製造方法。 - 【請求項２】 （ａ）半導体基板に静電破壊防止用バイ
ポーラトランジスタのコレクタとなる第１半導体領域を
形成する工程と、 （ｂ）前記第１半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのコレクタとなる半導体領域であっ
て、前記第１半導体領域と同一導電型であり、かつ前記
第１半導体領域より低不純物濃度である第２半導体領域
を形成する工程と、 （ｃ）前記第２半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのベースとなる第３半導体領域を形
成する工程と、 （ｄ）前記第３半導体領域の下部に接する所定領域に形
成される半導体領域であって、前記第２半導体領域より
高い不純物濃度の第４半導体領域を形成する工程と、 （ｅ）前記第３半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのベースとなる半導体領域であっ
て、前記第３半導体領域より高い不純物濃度の第５半導
体領域を形成する工程と、 （ｆ）前記第３半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのエミッタとなる第６半導体領域を
形成する工程と、 （ｇ）前記第２半導体領域上に前記静電破壊防止用バイ
ポーラトランジスタのコレクタとなる第７半導体領域を
形成する工程と、 （ｈ）前記第７半導体領域の下部に接する所定領域に形
成される半導体領域であって、前記第２半導体領域より
高い不純物濃度の第８半導体領域を形成する工程とを備
え、 前記第４半導体領域および前記第８半導体領域を、同時
に形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 （ａ）半導体基板と、 （ｂ）前記半導体基板に形成された静電破壊防止用バイ
ポーラトランジスタのコレクタとなる第１半導体領域
と、 （ｃ）前記第１半導体領域上に形成された前記静電破壊
防止用バイポーラトランジスタのコレクタとなる半導体
領域であって、前記第１半導体領域と同一導電型であ
り、かつ前記第１半導体領域より低不純物濃度の第２半
導体領域と、 （ｄ）前記第２半導体領域上に形成された前記静電破壊
防止用バイポーラトランジスタのベースとなる第３半導
体領域と、 （ｅ）前記第３半導体領域の下部に接する所定領域に形
成される半導体領域であって、前記第２半導体領域より
高い不純物濃度の第４半導体領域と、 （ｆ）前記第３半導体領域上に形成された前記静電破壊
防止用バイポーラトランジスタのベースとなる半導体領
域であって、前記第３半導体領域より高い不純物濃度の
第５半導体領域と、 （ｇ）前記第３半導体領域上に形成された前記静電破壊
防止用バイポーラトランジスタのエミッタとなる第６半
導体領域とを備えることを特徴とする半導体装置。 - 【請求項４】 （ａ）半導体基板上に第１半導体領域を
形成する工程と、 （ｂ）前記第１半導体領域上に前記第１半導体領域と同
一導電型であり、かつ前記第１半導体領域より低不純物
濃度である第２半導体領域を形成する工程と、 （ｃ）前記第２半導体領域上に静電破壊防止用ダイオー
ドのアノードとなる第３半導体領域を形成する工程と、 （ｄ）前記第３半導体領域の下部に接する所定領域に形
成される半導体領域であって、前記第２半導体領域より
高い不純物濃度の第４半導体領域を形成する工程と、 （ｅ）前記第３半導体領域上に前記静電破壊防止用ダイ
オードのアノードとなる半導体領域であって、前記第３
半導体領域より高い不純物濃度の第５半導体領域を形成
する工程とを備えることを特徴とする半導体装置の製造
方法。 - 【請求項５】 （ａ）半導体基板と、 （ｂ）前記半導体基板上に形成された第１半導体領域
と、 （ｃ）前記第１半導体領域上に形成された前記第１半導
体領域と同一導電型であり、かつ前記第１半導体領域よ
り低不純物濃度である第２半導体領域と、 （ｄ）前記第２半導体領域上に形成された静電破壊防止
用ダイオードのアノードとなる第３半導体領域と、 （ｅ）前記第３半導体領域の下部に接する所定領域に形
成された半導体領域であって、前記第２半導体領域より
高い不純物濃度の第４半導体領域と、 （ｆ）前記第３半導体領域上に形成された前記静電破壊
防止用ダイオードのアノードとなる半導体領域であっ
て、前記第３半導体領域より高い不純物濃度の第５半導
体領域とを備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142555A JP4231658B2 (ja) | 2002-05-17 | 2002-05-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142555A JP4231658B2 (ja) | 2002-05-17 | 2002-05-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332453A true JP2003332453A (ja) | 2003-11-21 |
| JP4231658B2 JP4231658B2 (ja) | 2009-03-04 |
Family
ID=29702808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002142555A Expired - Fee Related JP4231658B2 (ja) | 2002-05-17 | 2002-05-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4231658B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113410224A (zh) * | 2020-03-17 | 2021-09-17 | 株式会社东芝 | 半导体装置 |
-
2002
- 2002-05-17 JP JP2002142555A patent/JP4231658B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113410224A (zh) * | 2020-03-17 | 2021-09-17 | 株式会社东芝 | 半导体装置 |
| CN113410224B (zh) * | 2020-03-17 | 2024-04-09 | 株式会社东芝 | 半导体装置 |
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|---|---|
| JP4231658B2 (ja) | 2009-03-04 |
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