CN1592951A - 具有到衬底的互连的集成电路及其方法 - Google Patents

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Abstract

具有到衬底的互连的集成电路及其方法，其中通过注入栅极介质(46)的选定部分(35)内使栅极介质(46)的选择部分(35)导电而制成源/漏(20)和栅极(26)之间的接触(32)。栅极材料位于整个集成电路(10)上的一个层内。确定栅极(26)要连接到源/漏(20)的区域(32)并且在那些确定的位置(35)处对栅极介质(46)注入使它导电。形成源/漏(20)使得它们在导电的栅极介质(35)的那些区域下面延伸，由此在这些位置处注入后的栅极介质(35)使栅极(26)与源/漏(20)短接。这节约了集成电路(10)上的面积，降低了对互连层的需求，并且避免了与在露出的硅衬底上淀积和蚀刻多晶硅有关的栅极问题。

Description

具有到衬底的互连的集成电路及其方法
技术领域
本发明涉及集成电路，特别涉及互连和衬底之间的接触。
背景技术
集成电路包括形成在有源区中通过互连层互连的晶体管。通常，这些互连层为衬底上制成多层的多晶硅或金属。有源区形成在衬底自身内。集成电路中通常要求的较简单的连接是一个晶体管的源/漏连接到另一个晶体管的栅极。通常，通过设置一个互连层与位于栅极上的一个层连接进行以上连接。这需要集成电路上占有面积，由此这也是决定集成电路的整体尺寸的一个因素。现已利用的另一类型的接触称做埋置的接触，其中为典型的栅极材料的多晶硅直接接触衬底，使源/漏和栅极之间接触。
与埋置接触有关的其中一个困难和问题是在与衬底接触的多晶硅紧邻的区域中或多晶硅的边缘，衬底往往被过量蚀刻。之所以发生是由于到衬底的开口，从而到源/漏的开口必须在淀积多晶硅之前制成。由此对用做接触的多晶硅的蚀刻会产生衬底过蚀刻问题。
由此需要一种接触，不需要具有与上级互连差不多大的空间并且不存在与埋置接触有关的问题。
发明内容
根据本发明的一方面，提供一种形成电接触的方法，包括：提供半导体衬底；在半导体衬底上形成介质层；在介质层上形成导电层；将第一物质注入到介质层的第一部分内以形成导电掺杂的介质；图案化介质层以形成图案化的介质层，其中图案化的介质层包括导电掺杂的介质；以及图案化导电层以形成图案化的导电层，其中部分图案化的导电层电接触导电掺杂的介质。
根据本发明的另一方面，提供一种半导体器件，包括：第一晶体管，包括：形成在第一栅极介质上的第一栅电极；形成在衬底内与第一栅极介质相邻的第一导电区；形成在衬底内与第一栅极介质相邻的第二导电区；以及形成在衬底上的第一栅极介质；以及第二晶体管，包括：形成在第一栅极介质上的第二栅电极；形成在衬底内与第二栅极介质相邻的第三导电区；形成在衬底内与第二栅极介质相邻的第四导电区；以及形成在衬底上的第二栅极介质；其中：第二栅电极为导电层的一部分；导电层电接触导电掺杂的介质；以及导电掺杂的介质电连接到第一导电区。
根据本发明的另一方面，提供一种半导体器件，包括：第一有源区；第二有源区；第一有源区的第一部分上的第一介质层；第一介质层上的第一导电层；第二有源区上的第二介质层；第二介质层上第二导电层的第一部分；第一有源区的第二部分上的导电掺杂的介质；以及导电掺杂的介质和第一有源区上第二导电层的第二部分。
根据本发明的另一方面，提供一种集成电路，包括：具有第一阱区的衬底；形成在第一阱区中的晶体管，在第一阱区中具有第一源/漏区和第二源/漏区；具有在第一源/漏上延伸并通过导电的注入介质物理地与第一源/漏隔开的导电电极的电路特征，其中导电的注入介质将导电电极与第一源/漏区电短接。
附图说明
图1为现有技术中已知的电路的电路图；
图2为根据本发明的一个实施例制成的图1的电路的俯视图；
图3-6为图2的一部分电路处理过程中的顺序剖面图；以及
图7-9为图2的另一部分电路处理过程中的顺序剖面图。
具体实施方式
通过注入到栅极介质材料内以获得衬底中形成的源/漏和另一晶体管的栅极之间的连接，实现漏极到栅极的标准连接。通过注入到该区域中的栅极材料内由此在位置中的栅极介质变得导电，实现栅极材料和衬底之间的连接，从而栅极材料和源/漏之间的连接。通过参考附图和下面的介绍可以更好地理解。
图1所示的是在现有技术中已知的电路10，在集成电路中很常见，但是与现有技术的电路不同地制成并且与现有技术中的电路不同地配置而成。电路10包括晶体管12和晶体管14。晶体管12具有栅极16、源/漏18以及源/漏20。如这里所使用的，源/漏为与栅极相邻的掺杂区，可以是源或漏，取决于它在给定电路中的如何使用。晶体管14具有源/漏22和源/漏24。所显示的源/漏18、22以及24没有连接，但是在完整的电路中它们将具有与任一其它电路与电源端子的连接。类似地，栅极16将连接到其它电路或参考或信号。源/漏20连接到晶体管14的栅极26。源/漏到栅极的连接在晶体管中很常见。
图2所示的是根据本发明的一个实施例布局中的电路10。电路10包括有源区28和有源区30。有源区28用于形成晶体管12，有源区30用于形成晶体管14。栅极26覆盖在有源区30上并在接触32处连接到晶体管14的源/漏20。有源区28具有覆盖它的栅极16，并且含有源/漏18和20。有源区30含有源/漏22和24。通过注入至少部分该区域由此该区域中的栅极介质材料变得导电获得接触32。由此，在有源区18上延伸的栅极26通过接触32与漏20接触。
图3所示的是处理过程中较早阶段的晶体管12和14。处理过程中的该阶段为常规结构。电路10包括衬底38，为P型，具有P阱34和N阱36。所显示的衬底38具有P阱34和N阱36上并覆盖栅极介质材料46和48的导电材料50。P阱34位于隔离区40和42之间。在图3中N阱36位于隔离区42和44之间。图3中覆盖隔离区40和42之间的是栅极介质材料46，隔离区42和44之间是栅极介质材料48。覆盖栅极介质材料46和48的是多晶硅层50。衬底38也可以是绝缘体上硅(SOI)，此时在绝缘体上存在半导体层。阱34和36将位于半导体层中，并且隔离区40，42和44将延伸到绝缘体。
图4所示的是已淀积光致抗蚀剂52并图案化之后由此在有源区28中用于接触32的位置中存在开口的电路10。图中示出了注入的中心深度在接触区32中的介质材料46处。结果为P阱34中的掺杂区33、注入的栅极介质35以及注入的多晶硅区37。有效的掺杂材料为硼，用于使接触32处的介质材料46成为高导电性。栅极介质材料可以是其它材料，并且代替多晶硅，栅电极也可以由其它材料形成。此时，需要提供除硼之外的不同掺杂剂，以形成需要的导电性以及栅极介质材料和覆盖的栅极材料之间的短路。一种所述掺杂剂为铝，另一种为磷。使用磷很有利，当注入到P阱内时，产生N型导电类型。除氧化硅之外的栅极介质材料可以是氧化铪。也可以选择其它材料。由此，对多晶硅形成了短路，同时在形成短路之前多晶硅没有被蚀刻。在常规的埋置接触中，需要将要接触的阱或区域开口，之后进行多晶硅淀积。就顺序而言，随后的蚀刻不仅不方便而且在衬底被暴露之后与要蚀刻的多晶硅相邻的衬底区域被蚀刻。
图5所示的是图案化蚀刻在栅介质材料46形成的栅极介质54上留下栅极16之后的多晶硅50和栅极材料46。同样，使用栅极16作为掩模形成源/漏扩展区56以及源/漏扩展区58。通过注入砷和磷的组合形成N型的源/漏扩展区56和58。可以根据需要改变注入的特定物质(species)和物质的组合。同样产生延伸到接触区32的栅极26。由此，栅极26与被注入的栅极介质材料区重叠。被注入的那部分栅极介质为最终形成栅极26和漏20之间接触的那部分，由此蚀刻多晶硅50之后，必须保留该注入的栅极材料的一部分。也可能需要在扩展区56和58之前进行组合的硼和铟的晕轮注入(halo implant)。没有显示该晕轮注入是由于晕轮注入在本领域中很公知，没有必要使附图变得复杂。
图6所示的是形成了侧壁以及组合的硼和铟注入以形成重掺杂的源/漏区60和62之后的电路10。栅极16具有侧壁间隔层64和66。栅极26具有侧壁间隔层68和70。该图示出了完整的N沟道型的晶体管12和完整的P沟道型的晶体管14。栅极26连接到接触32处的漏20。漏20由重掺杂的区域62和扩展区58组成。如果用磷注入接触区32，那么接触区会延伸穿过源/漏扩展区58，如图6所示。然而，如果接触区32掺有硼，形成P型区，那么接触区32不会横向延伸穿过源/漏扩展区58。栅极介质材料的掺杂区导电，由此将接触下面的掺杂区。如果该掺杂栅极介质仅接触源/漏，那么将仅短路栅极26到漏20，而不是到阱34。如果栅极介质的掺杂部分横向地延伸穿过漏20，那么它应该接触与阱34导电类型相反的掺杂区，由此图6所示的栅极介质的注入应形成N型区。
图7所示的是与图3所示相同处理阶段的晶体管14。在该剖面中，图7示出了N阱36和隔离区70和72以及栅极介质材料48。
图8所示的是已蚀刻多晶硅50形成栅极74和源/漏扩展区76和78之后的晶体管14。以类似于图5所示的方式但是在不同的工艺步骤形成这些扩展区，是由于掺杂类型与用于晶体管12和晶体管14的掺杂类型不同。通过组合注入砷和硼形成这些源/漏扩展区。图8需要的这些步骤可以在图5的那些步骤之前或之后。
图9所示的是形成侧壁间隔层80和82提供了用于形成重掺杂的源/漏区84和86的掩模以便使用硼的组合通过注入形成源/漏区22和源/漏24之后的完整晶体管14。
由此可以看出，剖面图3-6和剖面图7-9所示的完整电路10示出了完整的晶体管12和完整的晶体管14，晶体管12的漏区连接到晶体管14的栅极，而没有必要在源/漏上施加任何导电材料实现该接触。这避免了与埋置接触有关的问题，并提供了一个晶体管的漏区与另一晶体管的栅极之间很紧凑的互连。这具有降低了对更高级互连的需求的效果，由此降低了工艺处理的复杂性和产生缺陷的机会。由此，通过减少面积，芯片面积整体降低，提供了降低成本同时没有使工艺显著复杂化的机会。
通过除晶体管之外的电路特征，例如电阻器，同样可以获得类似的益处。另一电路特征可以具有一个电极，例如多晶硅栅极26，在源/漏上延伸并借助如区域35的导电注入介质与其电接触，如图4、5和6所示。
以上针对具体实施例介绍了益处、其它优点以及解决问题的措施。然而，产生任何益处、其它优点或解决问题或者变得更显著的益处、其它优点、解决问题以及任何要素不构成任何或所有权利要求的关键、需要或必要的特征或要素。如这里所使用的，术语“包括”、“包含”、或任何其它变形意在覆盖非特有的包含，由此包括列出要素的工艺、方法、制品或设备不仅包括这些要素，而是可以包括没有明确列出或这些工艺、方法、制品或设备固有的那些要素。

Claims (22)

1.一种形成电接触的方法，包括：
提供半导体衬底；
在半导体衬底上形成介质层；
在介质层上形成导电层；
将第一物质注入到介质层的第一部分内以形成导电掺杂的介质；
图案化介质层以形成图案化的介质层，其中图案化的介质层包括导电掺杂的介质；以及
图案化导电层以形成图案化的导电层，其中部分图案化的导电层电接触导电掺杂的介质。
2.根据权利要求1的方法，其中将第一物质注入到介质层的第一部分内包括：
在导电层上形成图案化的光致抗蚀剂层；以及
注入穿过导电层。
3.根据权利要求1的方法，还包括：
在将第一物质注入到所述第一部分内时，采用第一物质注入导电掺杂的介质下面的半导体衬底区域；
当图案化导电层时形成第一栅电极；
在半导体衬底内与第一栅电极相邻形成第一导电区；以及
在半导体衬底内与第一栅电极相邻形成第二导电区，其中部分第二导电区与部分掺杂的衬底区重叠。
4.根据权利要求3的方法，其中形成第二导电区还包括将第一物质注入到第二导电区内。
5.根据权利要求3的方法，其中形成第二导电区还包括将第二物质注入到第二导电区内，其中第二物质与第一物质的导电性不同。
6.一种半导体器件，包括：
第一晶体管，包括：
形成在第一栅极介质上的第一栅电极；
形成在衬底内与第一栅极介质相邻的第一导电区；
形成在衬底内与第一栅极介质相邻的第二导电区；以及
形成在衬底上的第一栅极介质；以及
第二晶体管，包括：
形成在第一栅极介质上的第二栅电极；
形成在衬底内与第二栅极介质相邻的第三导电区；
形成在衬底内与第二栅极介质相邻的第四导电区；以及
形成在衬底上的第二栅极介质；
其中：
第二栅电极为导电层的一部分；
导电层电接触导电掺杂的介质；以及
导电掺杂的介质电连接到第一导电区。
7.根据权利要求6的器件，其中部分导电层覆盖导电掺杂的介质。
8.根据权利要求6的器件，其中第一导电区与第三和第四导电区电隔离。
9.根据权利要求6的器件，其中导电掺杂的介质为重掺杂的氧化层。
10.根据权利要求9的器件，其中导电掺杂的介质为二氧化硅，并掺杂有选自以下组中的一种元素：磷、硼、铝、镓、锗、铟、砷、钨和硅。
11.根据权利要求6的器件，其中第一晶体管为n型阱并且第二晶体管为p型阱。
12.根据权利要求6的器件，还包括：
在导电掺杂的介质下面的半导体衬底的掺杂区，其中导电掺杂的介质和掺杂区采用第一导电类型掺杂的物质，并且掺杂区与第一导电区重叠。
13.根据权利要求12的器件，其中第一导电区掺杂为与所述掺杂区不同的导电类型。
14.根据权利要求12的器件，其中第一导电类型为p型。
15.根据权利要求12的器件，其中第一导电类型为n型。
16.根据权利要求12的器件，其中第一导电区比所述掺杂区更重掺杂。
17.一种半导体器件，包括：
第一有源区；
第二有源区；
第一有源区的第一部分上的第一介质层；
第一介质层上的第一导电层；
第二有源区上的第二介质层；
第二介质层上第二导电层的第一部分；
第一有源区的第二部分上的导电掺杂的介质；以及
导电掺杂的介质和第一有源区上第二导电层的第二部分。
18.根据权利要求17的器件，其中第三介质层电连接到与第一介质层和第一导电层相邻的导电区。
19.根据权利要求17的器件，其中该导电区为源/漏区。
20.根据权利要求17的器件，其中导电掺杂的介质为二氧化硅，并掺杂剂选自以下物质构成的组：磷、硼、铝、镓、锗、铟、砷、钨和硅。
21.根据权利要求17的器件，其中硅化物形成在所述第一和第二导电层上。
22.一种集成电路，包括：
具有第一阱区的衬底；
形成在第一阱区中的晶体管，在第一阱区中具有第一源/漏区和第二源/漏区；
具有在第一源/漏上延伸并通过导电的注入介质物理地与第一源/漏隔开的导电电极的电路特征，其中导电的注入介质将导电电极与第一源/漏区电短接。
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