KR0161733B1 - 모스 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 모스 전계 효과 트랜지스터에 관한 것으로, 모스 전계 효과 트랜지스터에 의하면 트랜지스터의 소오스와 드레인 사이에 있는 반도체기판의 일정부분을 식각하여 경사지도록 형성하거나 계단 지도록 단차를 형성함으로써, 채널길이를 길게하여 펀치 쓰루(punch-through) 현상을 방지하는 이점을 제공함으로 메모리 셀을 고집적화 하는 데 유용한 기술이다.

Description

모스 전계 효과 트랜지스터 및 그 제조 방법
제1a도는 종래의 모스 전계 효과 트랜지스터의 단면도.
제2도는 본 발명의 실시예에 따른 모스 전계 효과 트랜지스터의 단면도.
제3a도 내지 제3g도는 본 발명의 제1실시예에 따라 모스 전계 효과 트랜지스터를 제조하는 제조 공정도.
제4도는 본 발명의 제2실시예에 따라 제조된 모스 전계 효과 트랜지스터의 단면도.
제5도는 본 발명의 제3실시예에 따라 제조된 모스 전계 효과 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11,21,31 : 반도체 기판 2,12,22,32 : 게이트 산화막
3,13,25,45,65 : 게이트 4,14,27,47,67 : 산화막 스페이서
7,17,29,49,69 : 층간 절연막 8,18,31,51,71 : 금속배선
5,5',15,15',26,26',46,46',66,66' : 저농도 확산영역
6,6',16,16',28,28',48,48',68,68' : 고농도 확산영역
본 발명은 모스 전계 효과 트랜지스터(MOSFET : 이하에서는 MOSFET라한다.)의 제조 방법에 관한 것으로, 특히 트랜지스터의 게이트 영역을 계단지거나 경사지게 형성함으로써, 소오스와 드레인 간의 높이 차이를 두어 펀치 쓰루(punch - through) 현상을 방지하여 메모리 셀을 고집적화하는 데 유용한 모스 전계 효과 트랜지스터의 제조방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 트랜지스터의 소오스와 드레인간의 폭이 짧아지게 되고, 이로 인해 통상의 동작시 드레인영역에 전압을 인가하면 드레인과 반도체 기판과의 공핍영역이 늘어나게 되어 소오스 지역의 공핍영역과 드레인 영역이 만나는 펀치스루 현상에 의해 모스 트랜지스터가 정상적으로 동작할 수 없게 된다.
이를 방지하기 위하여 종래에는 반도체 기판의 농도를 높이거나 소오스 드레인 접합 부근에 이온을 고농도로 주입하여 장치의 오동작을 방지한다.
그러나 상기와 같은 방법은 필연적으로 낮은 트랜지스터의 전류를 가져오게 되며 초미세 소자(deep submicron)에서의 쇼트채널효과(short channel effect)를 최소화하는 데는 한계가 있다.
종래의 MOSFET에 대하여 설명하면 다음과 같다.
제1도는 종래의 LDD 구조를 가지는 반도체 트랜지스터의 단면도이다. 제1도의 구조를 살펴보면, P 형의 반도체 기판(1)위에 채널길이 만큼 이격되어 N 형의 저농도확산영역(5,5') 및 N 형의 소오스 및 드레인용 고농도확산영역(6,6')이 형성되고, 상기 채널의 상부에 게이트 산화막(2)을 형성시켜 폴리실리콘으로 이루어진 게이트(3)가 형성되어 있다. 또, 상기 게이트(3)는 저농도의 확산영역(5,5')과 일정부분 중첩되어 형성되고, 게이트(3)의 측벽에는 스페이서(4)가 형성되어 있다. 배선의 역할을 하는 금속선(8)이 층간의 절연막(7)에 구비되는 콘택홀을 통해 소오스 및 드레인용 고농도확산영역(6,6')과 접속되어 있다.
상기와 같은 구조를 가지는 반도체 장치는 게이트와 저농도 확산영역이 중첩됨으로 게이트에 전압을 가하여 구동시킬 때 드레인용 고농도 확산영역(6')과 게이트(3) 사이에 인가되는 강한 전계를 저농도 확산영역(5')이 분산시키는 작용을 하여 게이트 산화막 계면에 생기는 열전자의 영향을 최소화할 수 있다.
그러나, 상기와 같은 MOSFET는 낮은 트랜지스터의 전류를 가져오게 되며 초미세 장치에서의 쇼트채널효과(short channel effect)를 최소화하는 데에는 한계가 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 트랜지스터의 게이트 영역을 계단지거나 경사지게 형성함으로써, 소오스와 드레인 간에 채널길이를 증대시켜 펀치 쓰루(punch - through) 현상을 방지하는 MOSFET 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 MOSFET는 모스 전계 효과 트랜지스터에 있어서, 반도체 기판에 소오스와 드레인 영역 사이에 단차가 발생된 채널영역이 구비되고, 상기 반도체 기판 표면에 게이트 산화막이 형성되고, 상기 채널영역 상부에 게이트가 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 MOSFET 제조 방법의 특징은 모스 전계 효과 트랜지스터의 제조 방법에 있어서, 반도체 기판의 상부에 산화막을 형성하는 공정과, 예정된 소오스와 드레인 지역 사이에서 단차가 지도록 반도체 기판의 일정부분을 식각하는 공정과, 상기 산화막을 제거하고 반도체 기판 표면에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막 상부에 게이트를 형성하는 공정과, 게이트 상측 하부의 반도체 기판에 소오스, 드레인을 형성하는 공정을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 모스 트랜지스터에 대하여 상세히 설명하기로 한다.
제2도는 본 발명의 실시예에 따른 MOSFET를 도시한 단면도로서, 채널영역이 계단형의 구조를 갖는 소오스 및 드레인 영역으로 이격되어 형성되고, 상기 계단형 채널의 상부에 게이트 산화막(12)이 형성되고, 게이트 전극으로 쓰이는 폴리실리콘으로 구비된 게이트(13)가 형성된다.
따라서, 상기 MOSFET는 채널의 전류 흐름이 직선이 아닌 계단을 타고 흐르는 구조가 된다.
상기 계단의 높이는 장치의 펀치스루를 방지할 수 있는 소오스 접합 깊이에 의해 정해진다. 소오스와 접합 깊이 정도의 단차를 가지게 되는 드레인 영역은 단차가 없을 때의 구조에 비해 소오스와 드레인 영역이 더 이격됨으로 소자의 펀치스루의 영향을 현저히 줄일 수 있다. 그리고, 마스크에 그려진 게이트 길이에 더 긴 채널의 길이를 얻을 수 있으므로 쇼트채널효과를 줄일 수 있는 장점이 있다.
제3a도 내지 제3g도는 본 발명의 제1실시예에 의해 MOSFET구조를 제조하는 제조 공정도이다.
제3a도는 P형의 도전형 반도체 기판(21)의 상부에 열산화 방법에 의한 200 - 300Å 두께의 산화막(22)을 형성한 상태의 단면도이다.
제3b도는 포토 레지스터를 도포하고 통상의 포토리소그래피 공정을 이용하여 식각해야할 부분의 포토레지스터를 제거한 포토 레지스터 패턴(23)을 형성한 단면도이다.
제3c도는 상기 반도체기판(21)을 한 층의 계단 형태로 식각한 후 상기 산화막(22)를 제거하고, 게이트 산화막(24)을 50 - 200Å 정도로 형성한 상태의 단면도이다.
제3d도는 상기 게이트 산화막(4)의 상부에 1500 - 2000Å 가량의 폴리실리콘층을 증착하고, 게이트 마스크를 이용한 식각공정으로 게이트(25) 및 게이트 산화막(24)의 패턴을 형성한 상태의 단면도이다.
제3e도는 상기 게이트(25)를 마스크로 이용하여 노출된 반도체 기판(21)에 인 또는 비소를 저농도로 이온주입하여 저농도확산영역(26,26')을 형성한 단면도이다.
제3f도는 상기 전체 구조의 상부에 1000 - 2000Å 두께의 산화막을 저온 산화방법에 의해 형성하고, 상기 산화막을 에치백하여 게이트(25)의 측벽에 산화막 스페이서(27)를 형성하고, 인 또는 비소를 고농도로 노출된 반도체 기판(21)에 이온주입하여 소오스 및 드레인용 고농도영역(28,28')을 형성한 상태의 단면도이다.
제3g도는 전체 구조의 상부에 층간 절연막(29)을 형성하고 상기 고농도 확산영역(28,28')이 노출되는 콘택홀을 형성하고, 금속배선(31)을 형성한 단면도이다.
상기 제3a도 내지 제3g도와 같은 제조방법은 반도체 기판을 식각시켜서 계단형의 채널을 형성시키는 것 이외에는 종래의 LDD 구조를 갖는 MOSFET 제조공정과 유사하다.
제4도는 본 발명의 제2실시예에 의해 MOSFET를 제조한 단면도이다.
제4도는 제1실시예와 동일하나 반도체 기판을 식각하는 단계에서, 제3c도에서와 같이 소오스와 드레인 사이의 반도체기판(21)을 일정부분 식각하여 한단의 계단 형태로제조한 후, 또 한번 소오스와 드레인사이의 반도체 기판(21)을 식각함으로써, 두단의 계단 형태를 갖도록 제조하는 것이다.
상기와 같은 제조방법에 의한 MOSFET는 두단의 계단 형태의 채널을 구비함으로써, 제1실시예에 의해 제조된 MOSFET보다 채널길이를 증대할 수 있는 이점이 있다.
제5도는 본 발명의 제3실시예에 의해 MOSFET를 제조한 단면도이다.
제5도는 제1실시예와 공정단계가 동일하나 제3c도에 도시된 반도체 기판(21)을 식각할 때, 소오스와 드레인 사이의 일정부분이 예를 들어 0。 - 90。의 각도로 경사가 진 단차를 반도체 기판(21)에 형성하는 것이다. 이와 같이 경사를 갖도록 하기 위해서는 본 발명의 제1실시예와 같이 반도체기판을 식각한 후 포트레지스터패턴을 제거한 후 모서리 부를 2차 식각하거나 반도체 기판을 일정한 각도(0。 - 90。)로 그루브(groove) 식각하면 된다.
상기한 바와 같은 본 발명의 제2실시예에 의해 제조되는 MOSFET는 채널이 경사면을 따라 형성됨으로 본 발명의 제1실시예에 의한 계단형태의 MOSFET보다는 전류의 흐름이 원할하게 된다.
상술한 바와 같이 본 발명의 MOSFET에 의하면 레이아웃에서 주어지는 트랜지스터의 채널길이 이외에 반도체 기판으로 수직으로 에칭한 부분만큼 채널길이가 더해지는 효과를 가져다 준다. 따라서, 본 발명의 MOSFET는 메모리 셀과 같은 고집적화를 요구하는 부분에 적용되어 집적도를 증가하는 이점을 제공한다.

Claims (7)

  1. 모스 전계 효과 트랜지스터에 있어서, 반도체 기판에 소오스와 드레인 영역 사이에 단차가 발생된 채널영역이 구비되고, 상기 반도체 기판 표면에 게이트 산화막이 형성되고, 상기 채널영역 상부에 게이트가 형성되는 것을 특징으로 하는 모스 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 소오스와 드레인 사이에 발생된 단차가 한단 또는 다단으로 구비된 것을 특징으로 하는 모스 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 소오스와 드레인 사이에 발생된 단차가 일정각도로 경사지도록 형성된 것을 특징으로 하는 모스 전계 효과 트랜지스터.
  4. 모스 전계 효과 트랜지스터의 제조 방법에 있어서, 반도체 기판의 상부에 산화막을 형성하는 공정과, 예정된 소오스와 드레인 지역 사이에서 단차가 지도록 반도체 기판의 일정부분을 식각하는 공정과, 상기 산화막을 제거하고 반도체 기판 표면에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막 상부에 게이트를 형성하는 공정과, 게이트 상측 하부의 반도체 기판에 소오스, 드레인을 형성하는 공정을 포함하는 것을 특징으로 하는 모스 전계 효과 트랜지스터.
  5. 제4항에 있어서, 상기 산화막의 두께가 200 - 300Å인 것을 특징으로 하는 모스 전계 효과 트랜지스터의 제조방법.
  6. 제2항에 있어서, 상기 반도체 기판의 일정부분을 식각하여 단차가 발생되게 한 후에, 다시 단차가 진 부분의 반도체 기판의 일정부분을 식각하여 두단의 단차가 발생하도록 하는 것을 특징으로 하는 모스 전계 효과 트랜지스터의 제조방법.
  7. 제2항에 있어서, 상기 반도체 기판의 일정부분을 식각하여 단차가 발생되도록 할 때 소오스와 드레인 사이의 일정부분이 경사지도록 그루브 식각하는 것을 특징으로 하는 모스 전계 효과 트랜지스터의 제조방법.
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