KR100366829B1 - 반도체 장치 - Google Patents

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KR100366829B1
KR100366829B1 KR10-1999-0005950A KR19990005950A KR100366829B1 KR 100366829 B1 KR100366829 B1 KR 100366829B1 KR 19990005950 A KR19990005950 A KR 19990005950A KR 100366829 B1 KR100366829 B1 KR 100366829B1
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Abstract

본 발명은 반도체 장치 및 그 제조 방법을 도시하며, 이 반도체 장치는 게이트 전극, 제 1 도전형 소스-드레인 확산층, 및 게이트 전극의 측면 상에 형성된 측벽 절연막을 구비함에 있어서, 소스-드레인 확산층은 측벽 절연막 밑에 형성된 저농도 도핑 영역과, 저농도 도핑 영역보다 불순물 농도가 더 높은 고농도 도핑 영역을 갖고, 저농도 도핑 영역은 제 1 도전형인 2 종류 이상의 불순물들을 포함한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 MOS 트랜지스터의 구조에 관한 것으로, 특히 핫 캐리어에 대해 높은 내성을 유지하는 동안, 증대된 전류 구동 능력을 나타내는 MOS 트랜지스터 구조에 관한 것이다.
최근에는, MOS 트랜지스터의 미세한 패터닝이 발전함에 따라서 핫 캐리어 발생으로 인한 다양한 문제점들이 나타나게 되었다. 미세한 패터닝의 결과로서 MOS 트랜지스터의 게이트 길이가 감소하는데, 동작 전압이 게이트 길이의 감소에 비례하여 감소하지 않기 때문에, 이러한 문제점들이 발생한다.
MOS 트랜지스터 특성을 저하시키지 않고 미세한 패터닝을 구현하는 기법으로스케일링 규칙이 공지되어 있다. 이 기법에서는 게이트 길이의 감소에 비례하여 전력 공급 전압 등과 같은 회로 파라미터가 감소된다. 따라서, 스케일링 규칙에 따르면, 채널 길이 (L) 가 1/k 로 감소할 때, 예를 들면 전력 공급 전압이 또한 채널 길이에서와 동일한 방식으로 초기치의 1/k 로 감소한다. 그러나, 실제로는, 스케일링 규칙에서 요구된 것처럼 전력 공급 전압을 1/k 로 감소시키지 않고, MOS 트랜지스터를 동작시킨다. 상기 규칙을 무시하는 이유는, MOS 트랜지스터가 스케일링 규칙에 따라서 저전력 공급 전압에서 동작할 때, 회로 특성의 만족할 만한 개선 효과가 없으며, 외부로부터 저전력 공급 전압의 공급이 필요하기 때문이다. 이러한 이유 때문에, 실제 집적 회로에서 MOS 트랜지스터가 감소된 채널 길이를 이용하지만, 전력 공급 전압은 대응하여 변경되지 않는다.
전술한 바와 같이, 전력 공급 전압의 감소 없이 MOS 트랜지스터의 미세한 패터닝이 진행될 때, MOS 트랜지스터의 내부 전계가 그만큼 더 증가하게 된다. MOS 트랜지스터의 내부 전계는 드레인 주변에서 최대치를 나타내며, 그 영역에서 충돌 이온화 (impact ionization) 가 발생한다. 이러한 현상으로 발생되어, 높은 에너지를 얻는 캐리어를 핫 캐리어라고 부른다.
이러한 핫 캐리어들은 MOS 트랜지스터의 신뢰도를 손상시키는 다양한 문제점들을 유발시킨다. 예를 들어, 핫 캐리어들을 게이트 산화막 속으로 주입시킴으로써 트랩들 및 표면 준위들이 생성될 수 있으며, 이러한 트랩들 및 표면 준위들에 의해 핫 캐리어들을 포획하여 MOS 트랜지스터 특성이 변화될 것이다. 그 결과, 임계 전압의 변화 및 트랜스컨덕턴스 (gm) 의 감소가 일어난다. 이러한 이유로, 상기 문제점들을 유발하는 핫 캐리어들의 발생을 억제시키기 위해, 다양한 MOS 트랜지스터 구조들이 제안되었다. 이중 확산 드레인 (DDD) (Doubly Diffused Drain) 구조 및 저농도 도핑된 드레인 (LDD) (lightly doped drain) 구조가 그 예들이다. DDD 구조 및 LDD 구조를 갖는 MOS 트랜지스터들 양자 모두에는 전계 강도를 감소시키기 위해서 채널 영역 및 드레인 영역에 인접한 부분에 저농도 도핑 불순물 영역이 형성된다.
DDD 구조를 갖는 MOS 트랜지스터 및 LDD 구조를 갖는 MOS 트랜지스터를 하기에 설명한다.
먼저, DDD 구조를 가지는 MOS 트랜지스터의 제조 방법 및 구조를 설명한다. 도 10 (a) 내지 도 11 (b) 는 공정순으로 배열되어, DDD 구조를 갖는 MOS 트랜지스터의 제조 방법을 도시한 단면도이다.
먼저, 도 10 (a) 에서 도시된 바와 같이, 선택 산화 기법에 의해 p형 반도체 기판 (51) 의 표면 상에 소자 분리 절연막 (52) 을 형성한다. 그런 후, 샘플을 열산화시켜 게이트 산화막 (53) 을 형성한다.
다음에, 도 10 (b) 에서 도시된 바와 같이, 게이트 산화막 (53) 상에 게이트 전극 (54) 을 형성한다.
그런 후, 도 10 (c) 에서 도시된 바와 같이, 이온 주입에 의해, p형 반도체 기판 (51) 속으로 제 1 n형 불순물인 인 (55) 을 주입시킨다. 그렇게 함으로써, 게이트 전극 (54) 에 대하여 자기 정렬적으로 제 1 n형 불순물층 (55a) 을 형성한다. 이 경우에, 이온 주입 에너지는 20-30 keV 이고, 이온 도즈량 (dose)은 1×1014내지 5×1014㎝-2이다.
또한, 도 11 (a) 에서 도시된 바와 같이, 이온 주입에 의해, p형 반도체 기판 (51) 속으로 제 2 n형 불순물인 비소 (56) 를 주입시킨다. 그렇게 함으로써, 게이트 전극 (54) 에 대하여 자기 정렬적으로 제 2 n형 불순물층 (56a) 을 형성한다. 이 경우에, 이온 주입 에너지는 30-50 keV 이고, 이온 도즈량은 1×1015내지 5×1015㎝-2이다.
다음에, 전면 상에 절연막 (60) 을 형성하고, 콘택트홀을 형성한 후에, 샘플을 열처리하여, p형 반도체 기판 내에 주입된 인 (55) 및 비소 (56) 를 열적으로 확산시킨다. 이러한 경우에, 큰 확산 계수를 갖는 불순물은 작은 확산 계수를 갖는 불순물보다 더 넓은 영역으로 확산하기 때문에, 비소에 비해 큰 확산 계수를 갖는 인이 더 넓은 영역으로 확산한다. 이 때문에, 도 11 (b) 에 도시된 바와 같이, 큰 확산 계수를 갖는 인을 포함한 불순물층이, 작은 확산 계수를 갖는 비소를 포함한 불순물층의 주변을 둘러싼 구조 (DDD 구조) 를 얻게 된다.
다음에, LDD 구조를 갖는 MOS 트랜지스터의 제조 방법 및 구조를 설명한다. 도 12 (a) 내지 13 (c) 는 LDD 구조를 갖는 MOS 트랜지스터의 제조 방법을 공정순으로 도시한 단면도이다.
도 12 (a) 에서 도시한 바와 같이, 선택 산화에 의해, p형 반도체 기판의 표면 상에 소자 분리막 (72) 을 형성한다. 그런 후, 샘플을 열산화시켜서, 게이트 산화막 (73) 을 형성한다.
다음에, 도 12 (b) 에 도시된 바와 같이, 게이트 산화막 (73) 상에 게이트 전극 (74) 을 형성한다.
그런 후, 도 12 (c) 에 도시된 바와 같이, 이온 주입에 의해, 제 1 n형 불순물인 인 (75) 을 p형 반도체 기판 (71) 내에 주입시킨다. 그렇게 함으로써, 게이트 전극 (74) 에 대하여 자기 정렬적으로 제 1 n형 불순물층 (75a) 을 형성한다. 이 경우에, 이온 주입 에너지는 20-30 keV 이고, 이온 도즈량은 5×1012내지 5×1013㎝-2이다.
그런 후, 도 13 (a) 에서 도시된 바와 같이, 게이트 전극 (74) 의 측벽 상에 측벽 절연막 (77) 을 형성한다. CVD 등을 이용하여 반도체 기판의 주표면 상에 실리콘 산화막 등과 같은 절연막을 형성한 후, 이방성 에칭에 의해 형성된 절연막의 두께에 대응하는 구성 부분을 제거함으로써 측벽 절연막 (77) 을 형성하게 된다.
다음에, 도 13 (b) 에서 도시된 바와 같이, p형 반도체 기판 (71) 내에 제 2 n형 불순물인 비소 (76) 를 주입시킨다. 그렇게 함으로써, 게이트 전극 (74) 및 측벽 절연막 (77) 에 대하여 자기 정렬적으로 제 2 n형 불순물층 (76a) 을 형성한다. 이 경우에, 이온 주입 에너지는 30-50 keV 이고, 이온 도즈량은 1×1015내지 5×1015㎝-2이다.
다음에, 도 13 (c) 에서 도시된 바와 같이, 전면 상에 절연막 (80) 을 형성하고, 콘택트홀 등을 형성한 후에, 금속 배선 (84) 을 선택적으로 형성하여 LDD 구조를 갖는 MOS 트랜지스터를 완성시킨다.
그러나, DDD 구조를 갖는 MOS 트랜지스터는 단채널 효과를 유발시키기 쉬운 문제점을 갖는다. 공지된 바와 같이, 단채널 효과는 소스-드레인 확산층으로부터 확장된 공핍층이 MOS 표면으로부터 확장된 공핍층에 작용하여 기판의 유효 불순물 농도를 감소시키는 현상이다. 이러한 효과는 임계 전압 감소, 드레인 전압에 대한 임계 전압 의존도 증가 등의 회로 동작의 이상 또는 신뢰도 감소와 직접적으로 관련된 다양한 종류의 문제점들을 유발시킨다. 특히, 게이트 길이가 1 ㎛ 미만으로 감소함에 따라서, 소스-드레인 확산층으로부터 확장된 공핍층의 폭의 게이트 길이에 대한 비율이 매우 증가함에 따라서, 단채널 효과가 현저하게 나타난다.
쇼트 채널 효과 발생의 원인으로서, MOS 표면 공핍층 및 PN 접합 공핍층의 두께 (W), 소스-드레인 공핍층의 접합 깊이 (Xj) 를 들 수 있다. 통상적으로, 이러한 공핍층들의 두께 (W) 및 접합 깊이 (Xj) 의 값이 작을 때, 쇼트 채널 효과가 발생하는 경향이 적게 되고, 따라서 바람직하게 된다. DDD 구조를 갖는 MOS 트랜지스터에서 쇼트 채널 효과가 일어나는 것은 바로 이러한 이유들 때문이다. 즉, 상이한 확산 계수를 갖는 2 종류의 불순물들이 DDD 구조를 갖는 MOS 트랜지스터의 제조 공정에서 열적으로 확산되기 때문에, 먼저 한 종류의 불순물을 게이트 전극에 대하여 자기 정렬적으로 주입시켜도, 다음의 이온 주입에서 불순물 이온들이 게이트 전극측 (채널측) 내로 확산되어 불순물층이 게이트 전극과 겹친다. 결과로서, 소스 및 드레인 사이의 거리, 즉 유효 게이트 길이가 짧아진다. 또한, 불순물 이온들이 등방적으로 확산하기 때문에, 기판의 하측으로도 확산하며, 소스-드레인 확산층의 접합 깊이 (Xj) 를 증가시킨다. 따라서, 이러한 경우에 쇼트 채널 효과가 용이하게 발생할 수 있다.
또한, LDD 구조를 갖는 MOS 트랜지스터 내에서 측벽 절연막 바로 밑에 있는 불순물층 (LDD 층) 의 불순물 농도가 높은 경우, DDD 구조를 갖는 MOS 트랜지스터에서와 동일한 이유로 단채널 효과가 일어나기 쉽다. 다른 한편, LDD 층에서 불순물 농도가 낮은 경우에, 드레인 주변의 전계 강도가 커지고, 따라서 핫 캐리어들의 발생을 용이하게 하고, 기생 저항을 증가시킨다. 이러한 인자들은 구동 전류를 감소시키는 원인으로 동작한다.
또한, LDD 구조의 최대 전계 강도를 결정하는 파라미터가 LDD 영역의 불순물 농도 및 측벽 절연막의 폭에 상당히 의존하기 때문에, MOS 트랜지스터의 전류 구동 능력을 확장시키기 위해 측벽 절연막의 폭을 좁게 설계하는 경향이 있다. 물론, 측벽 절연막의 폭을 작게 만들어서, LDD 영역의 크기를 감소시키고, 전계 강도의 완화 효과를 감소시킨다.
또한, n 채널 MOS 트랜지스터의 경우에, LDD 영역 내로 주입될 불순물은 통상적으로 인이다. 그러나, 기생 저항을 감소시킬 정도로 불순물 이온들을 주입시킨 경우에, 제조 공정의 열처리 동안 불순물 확산이 일어나서, 전술한 쇼트 채널 효과가 발생한다. 횡방향의 불순물 확산을 방지하기 위해서, 예를 들면 LDD 영역 내로 주입될 불순물을, 인 대신에 상대적으로 작은 확산 계수를 갖는 비소로 교체시킬 수 있다. 그러나, 비소는 인보다 가파른 농도 변화도를 갖고, 캐리어 분포를 현저하게 변화시키기 때문에, 전계 강도를 증가시키는 또다른 문제점을 유발시킨다.
다른 한편, 쇼트 채널 효과 감소 및 핫 캐리어 발생 억제를 목표로 하는 MOS 트랜지스터의 다양한 제조 방법이 제안되었다 (예를 들어, 일본 특개소 63-73669 호 공보). 도 14 (a) 내지 도 15 (c) 는 일본 특개소 63-73669 호 공보에 기재된 MOS 트랜지스터의 제조 방법을 공정순으로 설명하는 단면도이다. 이 공보에 기재된 제조 방법에서는, 도 14 (a) 에서 도시된 바와 같이, 먼저 선택 산화에 의해 p형 반도체 기판 (91) 상에 소자 분리막 (92) 을 형성한다. 다음에, 샘플을 열산화시켜서 게이트 산화막 (93) 을 형성한다.
그런 후, 제 1 n형 불순물인 인 이온 (95) 을 주입시켜 제 1 n형 불순물층 (95a) 을 형성한다. 이러한 경우에, 이온 주입 에너지는 약 70 keV 이고, 도즈량은 1×1011내지 1×1012㎝-2이다.
다음에, 도 14 (b) 에서 도시된 바와 같이, 게이트 절연막 (93) 상에 게이트 전극 (94) 을 형성한다.
그런 후, 도 14 (c) 에서 도시된 바와 같이, 드레인 형성 예정 영역을 도포하며, 소스 형성 예정 영역에 개구부를 갖는 제 1 레지스트 마스크 (102) 를 형성한다. 그런 후, 반도체 기판 주표면 상에 제 1 p형 불순물인 붕소 이온 (101) 을 주입시켜, 제 1 p형 불순물층 (101a) 을 형성한다. 이러한 경우에, 이온 주입 에너지는 약 25 keV 이고, 도즈량은 1×1012내지 1×1014㎝-2이다.
또한, 도 15 (a) 에서 도시된 바와 같이, 제 1 레지스트 마스크 (102) 를 제거한 후, 소스 형성 예정 영역을 도포하며, 드레인 형성 예정 영역에 개구부를 갖는 제 2 레지스트 마스크 (103) 을 형성한다. 그런 후, 반도체 기판 주표면 내에 제 2 n형 불순물인 인 (106) 을 주입시켜, 제 2 n형 불순물층 (106a) 을 형성한다. 이러한 경우에, 이온 주입 에너지는 약 70 keV 이고, 도즈량은 5×1013㎝-2이다.
다음에, 도 15 (b) 에 도시된 바와 같이, 제 3 n형 불순물인 비소 이온을 주입시켜, 게이트 전극 (104) 에 대하여 자기 정렬적으로 제 3 n형 불순물층 (98a) 을 형성한다. 이러한 경우에, 이온 주입 에너지는 약 70 keV 이고, 도즈량은 약 4×1015㎝-2이다.
그런 후, 전표면에 층간 절연막 (100) 을 형성하고, 콘택트홀 등을 형성한 후에, 샘플을 열처리하여 도 15 (c) 에서 도시된 구조를 얻게 된다.
이 방법에 의해 제조된 MOS 트랜지스터에서, 드레인은 2 종류의 n형 불순물들로 구성된 이중 구조를 가지며, 따라서 핫 캐리어 발생을 억제시킨다. 또한, 소스가 n형 불순물 및 p형 불순물을 사용한 이중 드레인 구조를 갖고, 게이트 전극의 하부에 공핍 영역이 형성되어, 국부 인핸스먼트 (enhancement) 영역을 형성한다. 이들의 결합으로 쇼트 채널 효과가 효과적으로 억제된다.
그러나, 이러한 방법에 따라서 제조된 MOS 트랜지스터는 이중 드레인 구조를갖기 때문에, 서브미크론 (submicron) 정도의 게이트 길이를 갖는 디바이스에 적용하는데에는 한계가 있다. 또한, 비대칭형 소스-드레인 구조를 갖는 트랜지스터를 형성하는 것은, n 채널 MOSFET 의 형성을 위한 다수의 리소그래피 공정을 실행하는 것이 필요하기 때문에, 막대한 시간 및 비용이 필요하다는 문제점이 있다.
또한, 전술한 제조 방법에서는 콘택트홀에 매립된 도전층과 확산층 사이의 저항을 감소시키는 반도체 장치의 제조 방법이 제안되어 있다 (일본 특개평 1-94667 호 공보). 이 공보에 기재된 제조 방법에 있어서, 다결정 실리콘막 내에 비소 이온을 주입시킨 후, 인 이온을 주입시킨다. 비소 이온의 주입 에너지는 20 내지 100 keV 이고, 도즈량은 1×1015내지 1×1017㎝-2이며, 인의 이온 주입 에너지는 40 내지 150 keV 이고, 도즈량은 1×1013내지 1×1015㎝-2이다. 이렇게 하여, 인 주입의 범위는 비소 주입의 범위보다 다결정 실리콘막의 두께에 근접하게 되고, 불순물 분포의 피크는 실리콘 기판과의 계면 주변에서 나타난다.
이러한 방식으로 제조된 반도체 장치에서는, 인 이온 주입의 장점 및 비소 이온 주입의 장점을 모두 이용하는 것이 가능하며, 따라서 소스-드레인 확산층의 접합 깊이 (Xj) 를 얕게 만들 수 있고, 핫 캐리어에 대한 내성을 높일 수 있다.
또한, 열확산 공정이 불필요한 반도체 장치 제조 방법이 제안되었다 (일본 특개평 5-36719 호 공보). 이 공보에 기재된 반도체 장치 제조 방법에 있어서, 먼저 인 등의 n형 불순물 이온을 약 1×1013㎝-2정도의 도즈량으로 반도체 기판전표면에 대하여 45°로 경사진 방향으로 주입시킨다. 다음에, 인 또는 비소 등의 n형 불순물 이온을 1×1014㎝-2정도의 도즈량으로 기판 전표면에 대하여 45°로 경사진 방향으로 주입시킨다. 그런 후, 비소 등의 n형 불순물 이온을 1×1015㎝-2정도의 도즈량으로 기판 전표면에 대하여 수직한 방향으로 주입시킨다.
이러한 방법에 따르면, n형 불순물 이온을 반도체 기판 표면에 대하여 45°로 경사진 방향에서 2 회 주입시켜서, 불순물을 확산키기 위한 열확산 공정이 불필요하고, 저농도 불순물층이 게이트 전극과 고정밀도로 정렬된 LDD 구조의 MOS 트랜지스터를 형성하는 것이 가능하다.
또한, EEPROM 등에 사용된 부동 게이트를 갖는 반도체 장치에 있어서, 이중 층상 구조의 드레인 확산층을 갖는 반도체 장치가 제안되었다 (일본 특개평 6-188429 호 공보). 이 공보에 기재된 반도체 장치에서는, 게이트 산화막 상에 부동 게이트를 형성하고, 이 부동 게이트 상에 절연막을 통하여 제어 게이트를 형성한다. 또한, 드레인 확산층은 고농도 도핑 영역과, 이 고농도 도핑 영역의 주위에 형성되며 이 고농도 도핑 영역보다 불순물 농도가 낮은 저농도 도핑 영역으로 구성된다.
이러한 구조를 이용하여, 드레인 확산층을 고내압화 (高耐壓化) 하는 것이 가능하고, 기억 장치에 응용할 때에 재기록 회수를 향상시킬 수 있다.
그러나, 이러한 기술을 이용하여, 핫 캐리어의 발생 억제와 쇼트 채널 효과의 억제를 양립시키기는 어렵다.
근래에, 반도체 집적 회로에서는 고속 동작이 요구되고 있으며, 특히 MOS 트랜지스터에서는 높은 전류 구동 능력이 요구되고 있다. 이 전류 구동 능력을 향상시키기 위해서는 측벽 절연막의 폭을 감소시키는 것이 필요하고, 이것은 전술한 바와 같이, 최대 전계 강도가 증가하게 하여 핫 캐리어 발생을 촉진시킨다. 다른 한편, 최대 전류 구동 능력을 완화시키기 위해, LDD 영역 내로 이온 주입될 인 주입량을 증가시킨 경우에, 게이트 전극과 겹치는 LDD 영역이 증가하고, 쇼트 채널 효과가 촉진된다. 이러한 방식으로, 전류 구동 능력을 높일 경우에, MOS 트랜지스터의 신뢰도가 저하되는 문제점이 있다.
또한, LDD 구조를 갖는 MOS 트랜지스터에서 측벽 절연막의 폭이 감소함에 따라서, 측벽 절연막이 게이트 산화막처럼 작용하고, 발생된 핫 캐리어들이 게이트 산화막 뿐만 아니라 측벽 절연막 내로 주입되어, MOS 트랜지스터의 특성을 실질적으로 저하시키는 문제점이 발생한다.
따라서 본 발명의 목적은 MOS 트랜지스터의 전류 구동 능력을 저하시키지 않고 단채널 효과를 억제시킬 수 있는 개선된 반도체 장치를 제공하고, 핫 캐리어 발생을 감소시키는 것이다.
도 1 (a) 내지 1 (c) 는 본 발명의 제 1 실시예에 따른 MOS 트랜지스터의 제조 방법을 공정순으로 도시한 단면도이다.
도 2 (a) 내지 도 2 (c) 는 도 1 (a) 내지 1 (c) 에 도시된 단계의 다음 단계를 도시한 단면도이다.
도 3 (a) 내지 도 3 (b) 는 도 2 (a) 내지 도 2 (c) 에 도시된 단계의 다음 단계를 도시한 단면도이다.
도 4 (a) 내지 도 4 (b) 는 제 1 실시예에서 제 2 n형 불순물층이 형성된 직후의 상태를 도시하며, 도 4 (a) 는 단면도이고, 도 4 (b) 는 불순물 농도 분포를 도시한 그래프이다.
도 5 (a) 내지 도 5 (b) 제 1 실시예에서 열처리 직후의 상태를 도시하며, 도 5 (a) 는 단면도이고, 도 5 (b) 는 불순물 농도 분포를 도시한 그래프이다.
도 6 은 제 1 실시예에서 열처리 직후의 상태를 도시한 단면도이다.
도 7 (a) 내지 도 7 (c) 는 본 발명의 제 2 실시예에 따른 MOS 트랜지스터의 제조 방법을 공정순으로 도시한 단면도이다.
도 8 (a) 내지 도 8 (c) 는 도 7 (a) 내지 7 (c) 에 도시된 단계의 다음 단계를 도시한 단면도이다.
도 9 는 도 8 (a) 내지 도 8 (c) 에 도시된 단계의 다음 단계를 도시한 단면도이다.
도 10 (a) 내지 도 10 (c) 는 이중 드레인 구조를 갖는 MOS 트랜지스터의 종래의 제조 방법을 공정순으로 도시한 단면도이다.
도 11 (a) 내지 도 11 (b) 는 도 10 (a) 내지 도 10 (c) 에 도시된 단계의 다음 단계를 도시한 단면도이다.
도 12 (a) 내지 도 12 (c) 는 LDD 드레인 구조를 갖는 MOS 트랜지스터의 종래의 제조 방법을 공정순으로 도시한 단면도이다.
도 13 (a) 내지 도 13 (c) 는 도 12 (a) 내지 도 12 (c) 에 도시된 단계의 다음 단계를 도시한 단면도이다.
도 14 (a) 내지 도 14 (c) 는 일본 특개소 63-73669 호 공보에 기재된 MOS 트랜지스터의 제조 방법을 공정순으로 도시한 단면도이다.
도 15 (a) 내지 도 15 (c) 는 도 14 (a) 내지 도 14 (c) 에 도시된 단계의 다음 단계를 도시한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 21, 51, 71, 91 : 반도체 기판
2, 22, 52, 72, 92 : 소자 분리 절연막
3, 23, 53, 73, 93, 95 : 게이트 산화막
4, 24, 54, 74, 94 : 게이트 전극
5, 6, 8, 9, 25, 26, 28, 29, 55, 56, 75, 76, 95, 98, 106 : n형 불순물
5a, 6a, 8a, 9a, 25a, 26a, 28a, 29a, 55a, 56a, 75a, 76a, 95a,98a, 106a : n형 불순물층
7, 27, 77 : 측벽 절연막
10, 30, 60, 80, 100 : 층간 절연막
11, 31 : 저농도 도핑 영역
12 : 고농도 도핑 영역
14, 34, 64, 84, 104 : 금속 배선
101 : p형 불순물
101a : p형 불순물층
102, 103 : 레지스트 마스크
본 발명에 따른 반도체 장치는, 채널 영역을 갖는 반도체 기판과, 상기 채널 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성되며, 측면을 갖는 게이트 전극과, 상기 게이트 전극의 측면 중 관련된 측면 상에 형성된 측벽과, 상기 반도체 기판에 형성된 소스 및 드레인 영역과, 상기 반도체 기판에 형성되며, 각각이 상기 측벽들 중 관련된 측벽으로 도포된 LDD 영역을 구비하며, 상기 LDD 영역들 각각은 2 종류 이상의 불순물들을 포함한다.
본 발명의 상술한 목적 및 기타 목적, 특성 및 장점들이 첨부 도면들을 참고한 본 발명의 설명으로 자명해진다.
하기에, 본 발명의 실시예에 따른 MOS 트랜지스터를 제조 공정순으로 설명한다.
본 발명의 실시예에 따른 MOS 트랜지스터에서, 먼저 도 1 (a) 에 도시된 바와 같이, p형 반도체 기판 (1) 상에 다양한 소자들을 전기적으로 분리시키기 위해, p형 반도체 기판 (1) 표면을 선택적으로 산화시켜 막두께가 300 내지 500 ㎚ 의 산화막 (소자 분리 절연막 2) 을 형성한다. 그런 후, 열산화하여 막두께가 7 내지 15 ㎚ 인 게이트 산화막 (3) 을 소자 분리 절연막 (2) 사이에 형성한다. 여기서, 도 1 (a) 에 도시되지 않았지만, 열확산 또는 고에너지 이온 주입 기술 등에 의해 벽을 형성할 수도 있다.
다음에, 도 1 (b) 에 도시된 바와 같이, CVD 에 의해 전면 상에 다결정 실리콘층을 형성하고, 리소그래피 기술을 이용하여 패터닝하여, 게이트 산화막 (3) 상에 게이트 전극 (4) 을 선택적으로 형성한다. 여기서, 게이트 전극 (4) 은 다결정 실리콘으로만 형성되거나, WSi 등의 고융점 재료로 구성된 고융점 금속층 및 다결정 실리콘층으로 이루어진 적층체로서 형성될 수도 있다. 본 발명에서, 게이트 전극 (4) 의 재료는 관계가 없다.
다음에, 도 1 (c) 에 도시된 바와 같이, 게이트 전극 (4) 을 마스크로 이용하여, 인 이온들을 반도체 기판 (1) 에 대하여 수직으로 이온 주입한다. 그렇게 함으로써, 게이트 전극 (4) 에 대하여 자기 정렬적으로 제 1 n형 불순물층 (5a) 을 형성한다. 이 때, 이온 주입 에너지는 20 내지 40 keV 이고, 도즈량은 5×1012내지 5×1013㎝-2이다.
또한, 도 2 (a) 에 도시된 바와 같이, 게이트 전극 (4) 을 마스크로 이용하여, 비소 이온들 (6) 을 반도체 기판에 대하여 수직으로 이온 주입한다. 그렇게 함으로써, 게이트 전극 (4) 에 대하여 자기 정렬적으로 제 2 n형 불순물층 (6a) 을 형성한다. 이 때, 이온 주입 에너지는 30 내지 50 keV 이고, 도즈량은 5×1012내지 5×1013㎝-2이다.
다음에, 도 2 (b) 에 도시된 바와 같이, CVD 에 의해 전표면 상에 두께가 100 내지 200 ㎚ 인 산화막을 형성한 후, 형성된 산화막을 이방성 에칭백을 하여, 게이트 전극 (4) 의 측면에 측벽 절연막 (7) 을 형성한다. 측벽 절연막 (7) 의 밑에 위치한 n형 불순물층들 (5a 및 6a) 이 LDD 영역으로서 기능한다.
도 4 는 제 2 n형 불순물층을 형성한 직후에 불순물 농도와 기판 표면으로부터의 깊이 사이의 관계를 도시한 다이어그램을 도시한다. 도 4 (a) 는 관련 부분의 단면도이고, 도 4 (b) 는 기판 깊이를 세로 좌표로, 불순물 농도를 가로 좌표로 하여, 다양한 불순물의 농도 분포를 도시한 그래프이다. 도 4 (b) 에서, 실선은 인층 (5a) 의 농도 분포를 도시하고, 파선은 비소층 (6a) 의 농도 분포를 도시한다. 본 실시예의 인 (5) 의 주입 에너지와 비소 (6) 의 주입 에너지에서, 각각의 농도 피크가 반도체 기판 (1) 의 실질적으로 동일한 깊이에서 나타나고, 농도 분포도 실직적으로 동일하다. 즉, 인 (5) 및 비소 (6) 를 반도체 기판 내로 이온 주입한 직후에, 두 가지 불순물 모두 이중 드레인 구조를 형성하지 않고 실질적으로 동일한 영역에서 혼합되어 분포한다. 공정 다이어그램으로 다시 돌아가서, 도 2 (b) 에서 도시된 바와 같이, 게이트 전극 (4) 의 측벽 상에 측벽 절연막 (7) 을 형성한 후, 게이트 전극 (4) 및 측벽 절연막 (7) 을 마스크로 이용하여 이온 주입법에 의해 인 이온들 (8) 을 반도체 기판 (1) 에 수직으로 주입시킨다. 이렇게 함으로써, 게이트 전극 (4) 및 측벽 절연막 (7) 에 대해 자기 정렬적으로 제 3 n형 불순물층 (8a) 을 형성한다. 이 때, 이온 주입 에너지는 20 내지 40 keV 이고, 도즈량은 1×1013내지 5×1014㎝-2이다.
또한, 도 3 (a) 에서 도시된 바와 같이, 게이트 전극 (4) 및 측벽 절연막 (7) 을 마스크로 이용하여 비소 이온들 (9) 을 반도체 기판 (1) 에 대하여 수직으로 이온 주입시킨다. 그렇게 함으로써, 게이트 전극 (4) 및 측벽 절연막 (7) 에 대해 자기 정렬적으로 제 4 불순물층 (9a) 을 형성한다. 이 때, 이온 주입 에너지는 30 내지 50 keV 이고, 도즈량은 5×1014내지 5×1015㎝-2이다. 제 3 n형 불순물층 (8a) 및 제 4 n형 불순물층 (9a) 은 MOS 트랜지스터에서 소스 드레인 고농도 도핑 영역으로 기능한다. 제 3 n형 불순물층 (8a) 및 제 4 n형 불순물층 (9a) 을 형성한 직후에, 이러한 층들의 농도 피크가 제 1 n형 불순물층 (5a) 및제 2 n형 불순물층 (6a) 사이의 관계와 유사하게, 실질적으로 동일한 농도 피크를 갖는다.
그런 후, 이러한 불순물 영역들을 활성화시키기 위해서, 샘플을 열처리한다. 이러한 열처리는 이후의 리플로우 공정에서 주어질 열처리와 공통으로 수행된다.
통상적으로, 큰 확산 계수를 갖는 불순물이 큰 확산 거리를 갖는다. n형 불순물인 인은 비소보다 큰 확산 계수를 갖기 때문에, 비소 (9) 의 이온 주입 후의 열처리에 의해서, 인이 더 넓은 영역으로 확산한다. 도 5 는 열처리 직후에 불순물 농도 및 기판 표면으로부터의 깊이 사이의 관계를 도시한 다이어그램을 도시한다. 도 5 (a) 는 관련 부분의 단면도이고, 도 5 (b) 는 기판 깊이를 세로 좌표로, 불순물 농도를 가로 좌표로 하여, 불순물의 농도 분포를 도시한 그래프이다. 도 5 (a) 에서, 제 3 n형 불순물층 (8a) 및 제 4 n형 불순물층 (9a) 은 편의상 생략하고, 도 5 (b) 에서, 실선은 인 (5) 을, 파선은 비소 (6) 를 나타한다.
도 5 (a) 에서 도시된 바와 같이, 열처리 후에, 인이 주입된 제 1 n형 불순물층 (5a) 이 비소 (6) 가 주입된 제 2 n형 불순물층 (6a) 주위를 둘러싼다. 도 5 (b) 에서 도시된 바와 같이, LDD 영역 (11) 의 불순물 분포는 인이 분포되어 비소의 급격한 농도 변화를 완화시킨다. 이러한 방식으로, 이중 드레인 구조로 구성된 LDD 영역 (11) 을 얻을 수 있다.
도 6 은 열처리가 수행된 직후의 단면도이다. 본 실시예의 MOS 트랜지스터에서, 인 (8) 은 제 3 n형 불순물층으로 이용되고, 비소 (9) 는 제 4 n형 불순물층으로 이용되어, 도 6 에서 도시된 바와 같이, 고농도 도핑 영역 (12) 도 이중 드레인 구조를 갖는다.
이와 같이 LDD 영역을 위한 이중 드레인 구조를 형성함으로써, 전계 상승을 억제하는 한편, 쇼트 채널 효과를 최소화시키는 것이 가능하다. 동시에, 고농도 도핑 영역 (12) 도 이중 드레인 구조가 되어, 고농도 도핑 영역 (12) 내의 인 (5) 또는 비소 (6) 가 LDD 영역 (11) 에 확산되어, LDD 영역 (11) 의 기생 저항을 감소시킬 수 있고, 따라서 전류 구동 능력의 저하를 또한 방지할 수 있다.
여기서, 측벽 절연막의 폭 및 이온 주입될 불순물의 양을 적절하게 설정함으로써, 고농도 도핑 영역 (12) 로부터 확산된 인 또는 비소가 쇼트 채널 효과를 발생시키는 요인이 되지 않게 된다.
공정 다이어그램으로 다시 돌아가서, 도 3 (b) 에서 도시된 바와 같이, 전표면 상에 층간 절연막 (10) 을 형성하고, 콘택트홀을 형성한 후, 선택적으로 금속 배선 (14) 을 형성하여, 본 실시예의 MOS 트랜지스터를 완성한다.
이렇게 제조된 본 실시예의 MOS 트랜지스터에서, 도 3 (b) 에서 도시된 바와같이, LDD 구조를 갖는 소스-드레인 확산층의 고농도 영역 (12) 및 LDD 영역 (11) 의 양자 모두에 이중 드레인 구조가 사용되었다. 이 때문에, 전술한 바와 같이, 쇼트 채널 효과를 최소화시키는 동안 전계의 상승도 억제하고, 고농도 도핑 영역 (12) 내에 인 (5) 또는 비소 (6) 의 확산을 통해 LDD 영역 (11) 의 기생 저항을 감소시킴으로써, 전류 구동 능력의 저하를 또한 방지할 수 있다.
다음에, 도 7 (a) 내지 도 9 의 공정 다이어그램을 참고하여 본 발명의 제 2실시예에 따른 MOS 트랜지스터를 설명한다.
본 발명에 따른 MOS 트랜지스터의 제조에 있어서, 도 7 (a) 에 도시된 바와 같이, p형 반도체 기판 (21) 상의 소정 영역에 각각의 소자를 전기적으로 분리시키기 위해, p형 반도체 기판 (21) 표면을 선택적으로 산화시켜서 두께가 300 내지 500 ㎚ 인 산화막 (소자 분리 절연막 22) 을 먼저 형성한다. 그런 후, 샘플을 열산화시켜서, 두께가 7 내지 15 ㎚ 인 게이트 산화막 (23) 을 소자 분리 절연막 (22) 사이에 형성시킨다.
다음에, 도 7 (b) 에서 도시된 바와 같이, CVD 에 의해 전표면 상에 다결정 실리콘층을 형성하고, 리소그래피 기법을 이용하여 다결정 실리콘층을 패터닝함으로써 게이트 산화막 (23) 상에 게이트 전극 (24) 을 형성한다. 게이트 전극 (24) 은 다결정 실리콘층으로만 형성될 수도 있고, WSi 등과 같은 고융점 금속으로 구성된 고융점 금속층 및 다결정 실리콘층의 적층이 될 수도 있으며, 재료는 관계없다.
다음에, 도 7 (c) 에 도시된 바와 같이, 게이트 (24) 를 마스크로 이용하여 인 이온 (25) 을 반도체 기판 (21) 에 수직으로 주입한다. 그렇게 함으로써, 게이트 전극 (24) 과 자기 정렬적으로 제 1 n형 불순물층 (25a) 을 형성한다. 이 때, 이온 주입 에너지는 20 내지 30 keV 이고, 도즈량은 5×1012내지 5×1013㎝-2이다.
또한, 도 8 (a) 에 도시된 바와 같이, 게이트 전극 (24) 을 마스크로 이용하여 비소 이온 (26) 을 반도체 기판 (21) 에 수직으로 주입한다. 그렇게 함으로써, 게이트 전극 (24) 과 자기 정렬적으로 제 2 n형 불순물층 (26a) 을 형성한다. 이 때, 이온 주입 에너지는 30 내지 50 keV 이고, 도즈량은 5×1012내지 5×1013㎝-2이다.
다음에, 도 8 (b) 에 도시된 바와 같이, CVD 에 의해 전표면 상에 100 내지 200 ㎚ 두께로 산화막을 형성하고, 이방성 에칭으로 산화막을 에치백하여 게이트 전극 (24) 의 측벽 상에 측벽 절연막 (27) 을 형성한다. 이렇게 형성되어 측벽 절연막 (27) 밑에 배치된 n형 불순물층 (25a 및 26a) 은 LDD 영역으로 기능한다.
다음에, 도 8 (c) 에 도시된 바와 같이, 게이트 전극 (24) 및 측벽 절연막 (27) 을 마스크로 이용하여 반도체 기판 (1) 에 수직으로 비소 이온 (28) 을 주입한다. 그렇게 함으로서, 게이트 전극 (24) 및 측벽 절연막 (27) 에 대해 자기 정렬적으로 제 3 n형 불순물층 (28a) 을 형성한다. 이 때, 이온 주입 에너지는 30 내지 50 keV 이고, 도즈량은 1×1015내지 5×1015㎝-2이다.
그런 후, 이러한 불순물 영역들을 활성화시키기 위해, 샘플을 열처리한다. 이러한 열처리는 이후의 리플로우 공정을 위한 열처리와 마찬가지로 수행된다.
그런 후, 도 9 에서 도시된 바와 같이, 전표면에 층간 절연막 (30) 을 피착시키고, 콘택트홀을 형성한 후, 선택적으로 금속 배선 (34) 을 형성하여, 본 실시예에 따른 MOS 트랜지스터를 완성한다.
고농도 도핑 영역이 이중 구조로 형성되지 않는다는 점에서 본 실시예의 MOS 트랜지스터는 전술한 MOS 트랜지스터와 상이하다. 그러나, LDD 영역 (31) 을 이중 드레인 구조로 형성하여, 단채널 효과를 최소화시키는 동안 전계 상승을 억제시키는 것이 또한 가능하다. 또한, 고농도 도핑 영역인 제 3 n형 불순물층 (28a) 내의 저농도 불순물 (25 또는 26) 이 저농도 도핑 영역 (31) 으로 확산하여, 저농도 도핑 영역 (31) 의 기생 용량을 감소시키기 때문에, 전류 구동 능력의 저하를 방지할 수 있다.
또한, 본 실시예에 다른 MOS 트랜지스터는 전술한 MOS 트랜지스터보다 제조 공정을 단순화시키기 때문에, 제조 비용을 더 감소시킬 수 있다.
전술한 바와 같이, 본 발명에 따른 MOS 트랜지스터에서, LDD 영역을 형성하는 불순물 확산층은 동일한 도전형이며, 서로 상이한 확산 계수를 갖는 2 가지 종류의 이온들을 포함하는 2 개의 층들로 구성되어, 이중 드레인 구조를 형성한다. 서로 상이한 확산 계수를 갖는 동일한 도전성의 2 종류의 이온들은 예를 들면, 상기 실시예들에서 설명된 인 및 비소이다.
따라서, LDD 영역 내의 n형 불순물들의 전체 양을 상당히 변화시키지 않는 정도까지, 상대적으로 작은 확산 계수를 갖는 비소를 이온 주입함으로써, 쇼트 채널 효과를 억제하는 것이 가능하다. 또한, 인 이온을 주입함으로써, 기생 용량을 감소시키고, 캐리어 분포 변화를 감소시킴으로써 농도 변화율을 완화시키는 것이 가능하고, 전계 강도가 완화되어 핫 캐리어의 발생을 감소시킨다.
또한, 제 1 실시예에서와 같이, 고농도 도핑 영역 (12) 도 이중 드레인 구조로 주어지면, LDD 영역의 유효 n형 불순물 농도가 증가하고, 전계 완화 효과가 개선되어 핫 캐리어의 발생을 억제시킬 수 있다.
또한, 제 1 n형 불순물, 제 2 n형 불순물 또는 두 가지 모두를 반도체 기판의 두께 방향에 대하여 경사진 방향으로부터 이온 주입할 수도 있다.
또한, 제 1 실시예 및 제 2 실시예에서 n 채널 MOS 트랜지스터에서 설명되었지만, 본 발명을 p 채널 MOS 트랜지스터에 적용시키는 것도 가능하다. 이러한 경우에, 각 불순물의 도전형을 역도전형으로 역전시키는 것이 필요하다.
이상 상술한 바와 같이, 본 발명에 따르면, MOS 트랜지스터의 소스-드레인 확산층의 LDD 영역을 이중 드레인 구조로 하여, 전류 구동 능력을 저하시키지 않고, 핫 캐리어 발생 및 쇼트 채널 효과를 동시에 억제할 수 있다. 이러한 방식으로, 장치의 신뢰도를 향상시킬 수 있다. 그리고, 소스-드레인 확산층의 고농도 도핑 영역도 이중 드레인 구조로 함으로써, 이러한 효과는 더욱 향상될 수 있다. 또한, 이와 같은 구조의 반도체 장치를 제조하는 것은, 리소그래피 공정수를 증가시키는 것이 필요하지 않고, 따라서 비용 및 제조 기간의 증가를 방지하는 것이 가능하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며 본 발명의 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해하여야 한다. 예를 들어, 상이한 확산 계수를 갖는 동일한 도전형의 2 종류 이온들은 실시예에서와 같은 인과 비소에 국한되지 않으며, 하나 또는 양자 모두가 이들과 상이할 수 있다.

Claims (21)

  1. 채널 영역을 갖는 반도체 기판,
    상기 채널 영역 상에 형성된 게이트 절연막,
    상기 게이트 절연막 상에 형성되며, 측면들을 가지는 게이트 전극,
    상기 게이트 전극의 상기 측면들 중 관련 측면 상에 형성되어 있는 측벽들,
    상기 반도체 기판 내에 형성되며, 각각이 고농도 도핑 영역을 구비하며, 제 1 도전형의 제 3 불순물의 제 3 영역 및 제 1 도전형의 제 4 불순물의 제 4 영역을 포함하는 소스 영역 및 드레인 영역, 및
    상기 반도체 기판 내에 형성되고 관련된 고농도 도핑 영역과 접촉하며, 각각이 상기 측벽들 중 관련된 측벽에 의해 도포되어 있는 저농도 도핑 드레인 (LDD) 영역을 포함하며,
    상기 LDD 영역들의 각각은 제 1 도전형의 제 1 불순물의 제 1 영역 및 제 1 도전형의 제 2 불순물의 제 2 영역을 포함하고, 상기 제 1 영역은 상기 채널의 표면으로부터 제 1 깊이에서 농도 피크를 갖는 제 1 불순물 농도분포를 갖고, 상기 제 2 영역은 상기 채널의 상기 표면으로부터 실질적으로 상기 제 1 깊이에서 농도 피크를 갖는 제 2 불순물 농도분포를 갖고,
    상기 제 1 불순물의 확산계수는 상기 제 2 불순물의 확산계수와 상이하고,
    상기 제 3 불순물의 확산계수는 상기 제 4 불순물의 확산계수와 상이하며,
    상기 제 1 영역은 상기 제 2 영역으로 둘러싸이며 상기 제 3 영역은 상기 제 4 영역으로 둘러싸이는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 1 불순물 및 상기 제 3 불순물은 비소이고, 상기 제 2 불순물 및 상기 제 4 불순물은 인인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 불순물 및 상기 제 2 불순물은 각각 인 및 비소인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 3 불순물 및 상기 제 4 불순물 중 하나는 상기 제 1 불순물 및 상기 제 2 불순물 중의 하나와 동일한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제 3 불순물은 상기 제 1 불순물과 동일하고, 상기 제 4 불순물은 상기 제 2 불순물과 동일하고, 상기 제 1 영역과 상기 제 2 영역은 모두 상기 소스 영역 및 상기 드레인 영역 중 관련된 영역과 접촉하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 소스 및 드레인 영역의 각각은 인 및 비소 모두를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 채널 영역을 갖는 반도체 기판,
    상기 채널 영역 상에 형성된 게이트 절연막,
    상기 게이트 절연막 상에 형성되며, 측면들을 갖는 게이트 전극,
    상기 게이트 전극의 상기 측면들 중 관련된 측면 상에 형성되어 있는 측벽들,
    상기 반도체 기판 내에 형성되며, 각각이 고농도 도핑 영역을 구비하며, 제 1 불순물을 포함하는 제 3 영역과 제 2 불순물을 포함하는 제 4 영역으로 이루어지는 소스 영역 및 드레인 영역, 및
    상기 반도체 기판 내에 형성되고, 각각이 상기 측벽들 중 관련된 측벽에 의해 도포된 저농도 도핑 드레인 (LDD) 영역으로서, 각각이 제 1 영역 및 제 2 영역으로 구성되며, 상기 제 1 영역은 제 3 불순물을 포함하고, 상기 제 2 영역은 제 4 불순물을 포함하고, 상기 제 1 영역은 상기 채널의 표면으로부터 제 1 깊이에서 농도 피크를 갖는 제 1 불순물 농도분포를 갖고, 상기 제 2 영역은 상기 채널의 상기 표면으로부터 실질적으로 상기 제 1 깊이에서 농도피크를 갖는 제 1 불순물 농도분포를 갖는 제 2 불순물 농도분포를 갖는 저농도 도핑 드레인 영역을 구비하며,
    상기 제 1 영역은 상기 제 2 영역 및 상기 제 4 영역으로 둘러싸이며, 상기 제 3 영역은 상기 제 4 영역으로 둘러싸이는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 제 1 불순물 및 상기 제 3 불순물은 동일한 종류의 불순물인 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 제 7 항에 있어서, 제 4 불순물의 확산 계수는 제 3 불순물의 확산 계수보다 큰 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 제 3 불순물이 비소이고, 상기 제 4 불순물이 인인 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 제 1 불순물이 비소인 것을 특징으로 하는 반도체 장치.
  13. 제 7 항에 있어서, 상기 제 3 불순물은 상기 제 1 불순물과 동일하며, 상기 제 2 불순물은 상기 제 4 불순물과 동일한 것을 특징으로 하는 반도체 장치.
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