JPH07297393A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07297393A JPH07297393A JP8694494A JP8694494A JPH07297393A JP H07297393 A JPH07297393 A JP H07297393A JP 8694494 A JP8694494 A JP 8694494A JP 8694494 A JP8694494 A JP 8694494A JP H07297393 A JPH07297393 A JP H07297393A
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- type diffusion
- concentration
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 ＭＯＳ型半導体装置の駆動電流を向上し、か
つ、耐圧を向上すること。 【構成】 ＬＤＤ構造を有するＭＯＳ型半導体装置にお
いて、ＬＤＤ部分の第一導電型拡散層を半導体基板との
２重の階段接合となる構造。
つ、耐圧を向上すること。 【構成】 ＬＤＤ構造を有するＭＯＳ型半導体装置にお
いて、ＬＤＤ部分の第一導電型拡散層を半導体基板との
２重の階段接合となる構造。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ（Lightly-Dope
d-Drain)構造を有するＭＯＳ（Metal-Oxide-Semiconduc
tor)型半導体装置の構造に関する。
d-Drain)構造を有するＭＯＳ（Metal-Oxide-Semiconduc
tor)型半導体装置の構造に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造のＭＯＳ型半導体装置
は、第３図に示すように例えばＰ型半導体基板上１５
に、ソース、ドレインとなるＮ型拡散層１６に対してゲ
ートとなる多結晶シリコン膜１８方向に先のＮ型拡散層
１６より低濃度のＮ型拡散層１９が形成された構造であ
る。この低濃度のＮ型拡散層１９があることにより信頼
性や短チャネル領域でのしきい値電圧低下に対して優位
となる。その実施例を第４図に工程フローとして示す。
まず、第３図（ａ）に示すようにＰ型半導体基板２１上
にゲート酸化膜２２を形成する。つづいて、第３図
（ｂ）に示すように多結晶シリコン膜２３を形成する。
は、第３図に示すように例えばＰ型半導体基板上１５
に、ソース、ドレインとなるＮ型拡散層１６に対してゲ
ートとなる多結晶シリコン膜１８方向に先のＮ型拡散層
１６より低濃度のＮ型拡散層１９が形成された構造であ
る。この低濃度のＮ型拡散層１９があることにより信頼
性や短チャネル領域でのしきい値電圧低下に対して優位
となる。その実施例を第４図に工程フローとして示す。
まず、第３図（ａ）に示すようにＰ型半導体基板２１上
にゲート酸化膜２２を形成する。つづいて、第３図
（ｂ）に示すように多結晶シリコン膜２３を形成する。
【０００３】次に、第３図（ｃ）に示すようにＮ型拡散
層２４をイオン注入にて形成する。つづいて、第３図
（ｄ）に示すようにシリコン酸化膜２５をＣＶＤ法にて
形成し、異方的にエッチング除去して、前記多結晶シリ
コン膜２３の側壁のみに残存させる。次に、第３図
（ｅ）に示すようにＮ型拡散層２６をイオン注入にて形
成する。Ｎ型拡散層２４は例えばＰのイオン注入を５Ｅ
１３（１／ｃｍ2)、Ｎ型拡散層２６は例えばＡｓのイオ
ン注入５Ｅ１５（１／ｃｍ2)にてそれぞれ形成する。
層２４をイオン注入にて形成する。つづいて、第３図
（ｄ）に示すようにシリコン酸化膜２５をＣＶＤ法にて
形成し、異方的にエッチング除去して、前記多結晶シリ
コン膜２３の側壁のみに残存させる。次に、第３図
（ｅ）に示すようにＮ型拡散層２６をイオン注入にて形
成する。Ｎ型拡散層２４は例えばＰのイオン注入を５Ｅ
１３（１／ｃｍ2)、Ｎ型拡散層２６は例えばＡｓのイオ
ン注入５Ｅ１５（１／ｃｍ2)にてそれぞれ形成する。
【０００４】
【発明が解決しようとする課題】しかしながら前述のよ
うな従来方法では、ＬＤＤ部分のＮ型拡散層２４の濃度
が薄いのでその抵抗により大きな駆動電流を達成できな
い。駆動電流を大きくするには、Ｎ型拡散層２４の濃度
を上げればよいが、チャネル方向への拡散層の伸びおよ
び基板２１への空乏層広がりが大きくなるため、耐圧が
減少する。また、基板とドレインとの濃度プロファイル
が急しゅんになることによる信頼性劣化が生じる。
うな従来方法では、ＬＤＤ部分のＮ型拡散層２４の濃度
が薄いのでその抵抗により大きな駆動電流を達成できな
い。駆動電流を大きくするには、Ｎ型拡散層２４の濃度
を上げればよいが、チャネル方向への拡散層の伸びおよ
び基板２１への空乏層広がりが大きくなるため、耐圧が
減少する。また、基板とドレインとの濃度プロファイル
が急しゅんになることによる信頼性劣化が生じる。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するために、ＬＤＤ部分のＮ型拡散層を２重構造に
し、高濃度拡散層およびそれに対し横方向、縦方向に深
く低濃度拡散層を形成することを特徴とする。
決するために、ＬＤＤ部分のＮ型拡散層を２重構造に
し、高濃度拡散層およびそれに対し横方向、縦方向に深
く低濃度拡散層を形成することを特徴とする。
【０００６】
【作用】上記の方法を用いることにより、低抵抗のＬＤ
Ｄ部拡散層を形成でき、かつ、基板とドレインとの濃度
プロファイルを緩やかにできる。
Ｄ部拡散層を形成でき、かつ、基板とドレインとの濃度
プロファイルを緩やかにできる。
【０００７】
【実施例】本発明の実施例を以下に説明する。まず第１
図（ａ）に示すように、従来方法と同様にＰ型半導体基
板１上にゲート酸化膜２、多結晶シリコン膜３を順次形
成する。次いで第１図（ｂ）に示すように、例えばＰを
５０ｋｅＶ、８Ｅ１３（１／ｃｍ2)の条件でイオン注入
し、高濃度のＮ型拡散層４を形成する。さらに第１図
（ｃ）に示すように、例えばＰを７０ｋｅＶ、５Ｅ１２
（１／ｃｍ2)の条件でイオン注入し、低濃度のＮ型拡散
層５を形成する。つづいて従来の方法と同様に第１図
（ｄ）に示すように、多結晶シリコン膜３の側壁にシリ
コン酸化膜６を形成した後、例えばＡｓを８０ｋｅＶ、
５Ｅ１５（１／ｃｍ2)の条件でイオン注入し、Ｎ型拡散
層７を形成する。
図（ａ）に示すように、従来方法と同様にＰ型半導体基
板１上にゲート酸化膜２、多結晶シリコン膜３を順次形
成する。次いで第１図（ｂ）に示すように、例えばＰを
５０ｋｅＶ、８Ｅ１３（１／ｃｍ2)の条件でイオン注入
し、高濃度のＮ型拡散層４を形成する。さらに第１図
（ｃ）に示すように、例えばＰを７０ｋｅＶ、５Ｅ１２
（１／ｃｍ2)の条件でイオン注入し、低濃度のＮ型拡散
層５を形成する。つづいて従来の方法と同様に第１図
（ｄ）に示すように、多結晶シリコン膜３の側壁にシリ
コン酸化膜６を形成した後、例えばＡｓを８０ｋｅＶ、
５Ｅ１５（１／ｃｍ2)の条件でイオン注入し、Ｎ型拡散
層７を形成する。
【０００８】また、他の実施例を以下に説明する。まず
第２図（ａ）に示すように、従来方法と同様にＰ型半導
体基板８上にゲート酸化膜９、多結晶シリコン膜１０を
順次形成する。次いで第２図（ｂ）に示すように、例え
ばＡｓを９０ｋｅＶ、１Ｅ１４（１／ｃｍ2)の条件でイ
オン注入しＮ型拡散層１１を形成する。さらに第２図
（ｃ）に示すように、例えばＰを５０ｋｅＶ、５Ｅ１３
（１／ｃｍ2)の条件でイオン注入し、Ｎ型拡散層１２を
形成する。つづいて第２図（ｄ）は前記第１図（ｄ）と
同様である。この場合、ＡｓはＳｉ中の拡散係数が小さ
いので、特に微細化に対して耐圧の面で優位である。
第２図（ａ）に示すように、従来方法と同様にＰ型半導
体基板８上にゲート酸化膜９、多結晶シリコン膜１０を
順次形成する。次いで第２図（ｂ）に示すように、例え
ばＡｓを９０ｋｅＶ、１Ｅ１４（１／ｃｍ2)の条件でイ
オン注入しＮ型拡散層１１を形成する。さらに第２図
（ｃ）に示すように、例えばＰを５０ｋｅＶ、５Ｅ１３
（１／ｃｍ2)の条件でイオン注入し、Ｎ型拡散層１２を
形成する。つづいて第２図（ｄ）は前記第１図（ｄ）と
同様である。この場合、ＡｓはＳｉ中の拡散係数が小さ
いので、特に微細化に対して耐圧の面で優位である。
【０００９】
【発明の効果】前述のごとく本発明を用いれば、ＬＤＤ
部が低抵抗であるため、大きな駆動電流を実現でき、か
つ、基板とドレインとの緩やかな濃度プロファイルによ
り耐圧と信頼性も向上する。
部が低抵抗であるため、大きな駆動電流を実現でき、か
つ、基板とドレインとの緩やかな濃度プロファイルによ
り耐圧と信頼性も向上する。
【図１】本発明の実施例を示す製造方法の工程図であ
る。
る。
【図２】本発明の他の実施例を示す製造方法の工程図で
ある。
ある。
【図３】従来技術の構造を示す断面図である。
【図４】従来技術を示す製造方法の工程図である。
１、８、１５、２１ Ｐ型半導体基板 ２、９、１７、２２ ゲート酸化膜 ３、１０、１８、２３ 多結晶シリコン膜 ４、５、７、１１、１２、１４、１６、１９、２４、２
６ Ｎ型拡散層 ６、１３、２０、２５ シリコン酸化膜
６ Ｎ型拡散層 ６、１３、２０、２５ シリコン酸化膜
Claims (3)
- 【請求項１】 ＬＤＤ構造を有するＭＯＳ型半導体装置
に於いて、半導体基板に形成された第１導電型拡散層の
ＬＤＤ部と半導体基板との間の接合が、階段状接合であ
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にゲート酸化膜を形成する
工程と、電極膜を形成する工程と、高濃度の第一導電型
拡散層と低濃度の第一導電型拡散層とをイオン注入にて
形成する工程と、シリコン酸化膜を形成する工程と、前
記シリコン酸化膜をエッチング除去する工程と、第一導
電型拡散層を形成する工程とを含む半導体装置の製造方
法。 - 【請求項３】 前記高濃度の第一導電型拡散層を形成す
るイオン注入工程に於いて、半導体基板中での拡散係数
が小さい原子をイオン注入することを特徴とする請求項
２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8694494A JPH07297393A (ja) | 1994-04-25 | 1994-04-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8694494A JPH07297393A (ja) | 1994-04-25 | 1994-04-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297393A true JPH07297393A (ja) | 1995-11-10 |
Family
ID=13900988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8694494A Pending JPH07297393A (ja) | 1994-04-25 | 1994-04-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297393A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003511875A (ja) * | 1999-10-13 | 2003-03-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 反射防止膜を備える半導体メモリ装置を製造するための方法 |
| US6576965B2 (en) | 1999-04-26 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with lightly doped drain layer |
| US6597038B1 (en) | 1998-02-24 | 2003-07-22 | Nec Corporation | MOS transistor with double drain structure for suppressing short channel effect |
| US6872628B2 (en) | 2001-11-28 | 2005-03-29 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| CN100444403C (zh) * | 2004-04-13 | 2008-12-17 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| KR101024339B1 (ko) * | 2003-04-03 | 2011-03-23 | 매그나칩 반도체 유한회사 | 반도체소자 및 그의 제조방법 |
-
1994
- 1994-04-25 JP JP8694494A patent/JPH07297393A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597038B1 (en) | 1998-02-24 | 2003-07-22 | Nec Corporation | MOS transistor with double drain structure for suppressing short channel effect |
| US6987041B2 (en) | 1998-10-02 | 2006-01-17 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| US7429507B2 (en) | 1998-10-02 | 2008-09-30 | Fujitsu Limited | Semiconductor device having both memory and logic circuit and its manufacture |
| US6576965B2 (en) | 1999-04-26 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with lightly doped drain layer |
| JP2003511875A (ja) * | 1999-10-13 | 2003-03-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 反射防止膜を備える半導体メモリ装置を製造するための方法 |
| JP4944328B2 (ja) * | 1999-10-13 | 2012-05-30 | スパンション エルエルシー | 反射防止膜を備える半導体メモリ装置を製造するための方法 |
| US6872628B2 (en) | 2001-11-28 | 2005-03-29 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| KR101024339B1 (ko) * | 2003-04-03 | 2011-03-23 | 매그나칩 반도체 유한회사 | 반도체소자 및 그의 제조방법 |
| CN100444403C (zh) * | 2004-04-13 | 2008-12-17 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
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