KR20200008728A - 저전압 구동 스위칭소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 저전압 구동 스위칭소자 및 이의 제조 방법에 관한 것으로, 본 발명에 따른 저전압 구동 스위칭소자는 양의 축전 용량을 갖는 제1 유전체를 포함하고, 인가되는 전압에 의하여 도전 채널을 형성하는 스위칭부 및 상기 제1 절연 영역에 직렬로 연결되고 음의 축전 용량을 갖는 제2 유전체를 포함하고, 상기 스위칭부를 외부와 전기적으로 접속하는 연결부를 포함한다. 상기 제2 유전체는 (NC 물질들) 중 어느 하나 이상을 포함할 수 있다.
Description
본 발명은 저전압 구동 스위칭소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 음의 축전용량을 갖는 연결부를 포함하는 저전압 구동 스위칭소자 및 이의 제조 방법에 관한 것이다.
인가되는 전압에 따라 전하가 이동하는 도전 경로를 형성하는 스위칭소자는 반도체 트랜지스터 및 최근 연구가 활발하게 진행되고 있는 전기기계적(electro-mechanical) 스위칭소자 등이 있다. 이러한 스위칭 소자는 메모리, 디스플레이 등의 다양한 전자 회로들에 적용된다. 최근 전자 회로들이 초소형화, 고집적화 되고 휴대용 기기 및 자율주행 차량 등 첨단 기술 분야에 적용됨에 따라, 스위칭 소자들의 저전력 및 저전압 구동이 요구되고 있다.
한국등록특허 제10-1383760(2014.04.03.)호는 1층의 도전 층으로 수평방향으로 쓰기 워드라인, 비트라인 및 읽기 워드라인을 형성하고 비트라인의 일측에 캔틸레버 전극을 일체로 형성하여 쓰기 워드라인과 읽기 워드라인 사이로 수평 구동할 수 있게 한 수평 구동형 전기기계 메모리 소자 및 그 제조방법을 제공하고, 상기 수평 구동형 전기기계 메모리 소자를 단위 메모리 셀로 복수 개 배열한 2개 이상의 셀 스트링을 수평 및/또는 수직으로 적층하고, 상하층의 비트라인은 각 층의 라인 형성시 동시에 형성된 컨택 플러그를 통하여 수직하게 전기적으로 연결되는 구조를 갖는 수평 구동형 전기기계 메모리 소자 어레이를 제공한다.
이러한 종래 구조의 전기기계 메모리 소자는 저전압 구동을 위하여 나노 사이즈의 미세 에어 갭(air gap)을 형성하거나, 캔틸레버와 같은 움직이는 전극의 길이가 증가할 필요가 있다. 미세 에어 갭을 형성하기 위해서는 고비용의 복잡한 공정이 요구되며, 10 nm 이하의 에어 갭을 형성하는 경우, 양자역학적 터널링 현상에 의하여 누설 전류가 증가하는 한계가 있다. 또한 길이가 긴 캔틸레버 전극을 형성하게 되면 스트레스 등으로 인하여 수율이 감소할 수 있으며, 면적 혹은 부피의 증가로 인하여 높은 집적도를 달성하기 어렵다.
한국 등록특허 제10-0618815-0000(2006.07.13.)호는 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 이종의 게이트 절연막을 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 상기 반도체 소자는 제1 도전형 채널 영역을 가지는 제1 트랜지스터와, 제1 도전형과 반대인 제2 도전형 채널 영역을 가지는 제2 트랜지스터를 포함한다. 제1 트랜지스터를 구성하기 위하여 제1 도전형 채널 영역 위에는 HfO2막을 가지는 제1 게이트 절연막이 형성되어 있다. 제2 트랜지스터를 구성하기 위하여 제2 도전형 채널 영역 위에는 Al2O3막을 가지는 제2 게이트 절연막이 형성되어 있다. 이 구조를 제조하기 위하여, 반도체 기판의 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성하고 이를 어닐링한다. 어닐링된 제1 고유전막 위에 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 어닐링된 제1 고유전막이 노출되도록 제2 고유전막을 선택적으로 제거한다. 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다.
종래의 기술과 같이 트랜지스터의 문턱 전압을 하강시키기 위하여 게이트 절연막의 두께를 감소시키거나 고유전율 물질을 사용하는 경우, 기판과 게이트 전극 사이의 직접 터널링(direct tunneling)에 의한 누설 전류의 증가, 리프레시 타임(refresh time) 감소 등의 문제점이 발생할 수 있다.
따라서 초소형화, 고집적화된 전자 회로들에 적용 가능하도록 추가적인 면적 소모 없이 기존 CMOS 제조 공정을 이용하여 제조 가능한 저전압 구동 스위칭소자 및 이의 제조 방법이 요구된다.
본 발명의 일 실시예는 음의 축전용량을 갖는 연결부를 포함하는 저전압 구동 스위칭소자를 제공하고자 한다.
본 발명의 다른 일 실시예는 음의 축전용량을 갖는 연결부를 포함하는 저전압 구동 스위칭소자의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 양의 축전 용량을 갖는 제1 유전체를 포함하고, 인가되는 전압에 의하여 도전 채널을 형성하는 스위칭부 및 상기 제1 유전체와 직렬로 연결되며 음의 축전 용량을 갖는 제2 유전체를 포함하고, 상기 스위칭부를 외부와 전기적으로 접속하는 연결부를 포함하는 저전압 구동 스위칭소자를 제공한다.
상기 제2 유전체는 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다. 또한, 상기 제2 유전체는 상기 스위칭부와 상기 스위칭부를 외부와 전기적으로 접속하는 비아 구조체 사이에 개재된 박막일 수 있다.
본 발명의 일 실시예를 따르면 상기 스위칭부는 정전기력에 의해 수평으로 절곡되는 도전성 빔 및 상기 도전성 빔과 상기 제1 유전체를 사이에 두고 수평으로 이격되어 배치되는 복수 개의 고정 전극들을 포함하는 전기기계적 스위칭소자일 수 있다. 이 때, 상기 연결부는 상기 도전성 빔 및 상기 복수 개의 고정 전극들을 외부와 전기적으로 접속하는 비아(via) 구조체들을 포함하고, 상기 제2 유전체는 상기 비아 구조체들 중 하나 이상에 선택적으로 포함될 수 있다.
본 발명의 또 다른 일 실시예를 따르면, 상기 스위칭부는 채널 영역, 상기 채널 영역 상에 형성되는 게이트 전극, 상기 채널 영역과 상기 게이트 전극 사이에 형성되고 상기 제1 유전체를 포함하는 게이트 절연막 및 상기 채널 영역의 양단부에 각각 전기적으로 접속하는 소오스 영역 및 드레인 영역을 포함하는 MOSFET 소자일 수 있다.
상기 소스 영역 및 상기 드레인 영역은 동일한 도전형을 가지거나, 서로 반대되는 도전형을 가질 수 있다.
이 때, 상기 연결부는 상기 게이트 전극, 상기 소오스 영역 및 상기 드레인 영역을 외부와 전기적으로 접속하는 비아 구조체들을 포함하고, 상기 제2 유전체는 상기 게이트 전극과 상기 게이트 전극을 외부와 전기적으로 접속하는 상기 비아 구조체 사이에 개재될 수 있다.
본 발명의 일 실시예는 기판 상에 절연층을 형성하는 단계, 상기 절연층을 선택적으로 식각하여 상기 절연층을 관통하는 비아 홀들 및 상기 비아 홀들과 접촉하는 오목부를 형성하는 단계, 상기 비아 홀 및 상기 오목부가 형성된 상기 절연층 상에 음의 축전용량을 갖는 NC(Negative capacitance) 박막을 형성하는 단계, 상기 비아 홀들 중에서 선택되는 하나 이상의 비아 홀들을 포함하는 제1 영역을 제외한 나머지 영역의 NC 박막을 제거하는 단계, 상기 절연층 및 상기 NC 박막 상에 도전층을 형성하는 단계 및 상기 도전층의 상부를 식각하여 상기 절연층의 상부를 노출하는 단계를 포함하는 저전압 구동 스위칭소자의 제조 방법을 제공한다.
상술한 바와 같이 상기 NC 박막은 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다.
본 발명의 일 실시예를 따라 MOSFET 소자를 스위칭부로 이용하는 저전압 구동 스위칭소자의 제조 방법에서, 상기 기판은 채널 영역, 소스 영역, 드레인 영역, 상기 채널 영역 상에 형성되는 게이트 전극 및 상기 게이트 전극과 상기 채널 영역 사이에 개재되는 절연 박막을 포함하는 MOSFET 소자를 포함할 수 있으며, 이 경우, 상기 제1 영역은 상기 게이트 전극에 전기적으로 접속하는 비아 홀을 포함할 수 있다.
본 발명의 다른 일 실시예를 따라 TFET 소자를 스위칭부로 이용하는 저전압 구동 스위칭소자의 제조 방법에서, 상기 기판은 채널 영역, 소스 영역, 드레인 영역, 상기 채널 영역 상에 형성되는 게이트 전극 및 상기 게이트 전극과 상기 채널 영역 사이에 개재되는 절연 박막을 포함하는 터널링(Tunneling) FET 소자를 포함할 수 있으며, 이 때, 상기 소스 영역 및 상기 드레인 영역은 서로 반대되는 도전형을 갖고, 상기 제1 영역은 상기 게이트 전극에 접촉하는 비아 홀을 포함할 수 있다.
본 발명의 또 다른 일 실시예에 따라 전기기계적 스위치를 스위칭부로 이용하는 저전압 구동 스위칭소자의 제조방법에서, 상기 오목부들은 수평으로 절곡되는 도전성 빔 및 상기 도전성 빔과 수평으로 이격되어 형성되는 고정 전극들의 역상이고, 상기 절연층의 상부를 노출하는 단계 이후에 상기 절연층을 제거하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 스위칭소자는 논리 소자, 아날로그 소자, 메모리 소자, 전기기계적 소자, 발광 소자, 전력 공급원 또는 측정장치 등과 전기적으로 접속하기 위한 연결부에 음의 축전용량을 갖는 절연 영역을 형성함으로써 문턱전압을 낮출 수 있다.
음의 축전용량을 갖는 네거티브 캐패시터(negative capacitor)를 외부에 추가적으로 형성하지 아니하고, 스위칭 소자를 외부와 전기적으로 접속하기 위한 비아 구조체 등에 국부적으로 형성함으로써 추가적인 배선 및 면적을 필요로 하지 않는다. 이는 칩 설계 및 공정을 간단하게 하며, 칩의 집적도 저하, 성능 저하 및 전력 소모 증가와 같은 부작용을 방지할 수 있다.
또한 비아 홀 형성, 포토 리소그래피 공정 및 선택적 식각 공정과 같이 기존의 CMOS 공정을 활용하여 미세 공정과 같은 복잡한 공정이 없이도 스위칭소자의 구동 전압을 감소시킬 수 있다.
따라서 본 발명에 따른 스위칭소자를 포함하는 집적 회로 및 패키징은 안정적인 구조의 삼차원 집적 반도체 칩 구현을 앞당길 수 있는 기술로서, 향후 급속하게 성장할 에너지 절약 분야에서 경쟁력을 선점할 수 있을 것으로 생각된다. 또한 전반적인 차세대 저전력/고에너지 효율의 반도체 시장을 선도해 나아가는데 일조할 수 있을 것으로 전망된다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1, 도 2 및 도 3은 본 발명의 실시예들에 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)A-A’선 단면도이다.
도 4는 본 발명의 일 실시예를 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.
도 5는 본 발명의 일 실시예를 따라 MOSFET을 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)단면도이다.
도 6은 본 발명의 일 실시예를 따라 MOSFET을 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.
도 4는 본 발명의 일 실시예를 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.
도 5는 본 발명의 일 실시예를 따라 MOSFET을 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)단면도이다.
도 6은 본 발명의 일 실시예를 따라 MOSFET을 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
이하 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
실시예 1 : 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자
도 1, 도 2 및 도 3은 본 발명의 실시예들에 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)단면도이다.
도 1을 참조하면, 본 발명의 일 실시예를 따른 저전압 구동 스위칭 소자는 기판(130), 상기 기판(130) 상에 인가되는 전압에 의하여 도전 경로를 형성하는 스위칭부(110) 및 상기 스위칭부(110)와 상기 기판(130)의 하부 구조물(131)을 전기적으로 접속하고 지지하는 연결부(120)를 포함한다.
기판(130)은 CMOS(Complementary Metal-Oxide Semiconductor) 공정으로 제조된 집적 회로들을 포함할 수 있다. 즉, 본 실시예에서는 도면을 단순화하여 이해를 쉽게 하기 위하여 배선으로 도시하였으나, 기판(130)이 포함하는 하부 구조물(131)은 메모리 소자, 발광 소자, 트랜지스터 및 배선과 같은 다양한 소자를 포함하는 집적 회로들일 수 있다.
스위칭부(110)는 상기 기판(130) 상에 위치한다. 스위칭부(110)는 정전기력에 의하여 수평으로 절곡되는 도전성 빔(111) 및 상기 도전성 빔(111)과 제1 유전체(115)를 사이에 두고 수평으로 이격되어 배치되는 고정 전극(113)을 포함한다.
도전성 빔(111)은 기판(130)의 상부에 연결부(120)를 통하여 국부적으로 고정되고, 기판(130)과 수평하게 이격되어 제1 방향으로 연장된다.
고정 전극(113)은 도전성 빔(111)과 제2 방향으로 일정 거리를 두고 이격되어 배치된다. 고정 전극(113)은 기판(130)의 상부에 연결부(120)를 통하여 고정되고, 선택적으로 도전성 빔(111) 방향으로 돌출된 돌출부를 가질 수 있다.
도전성 빔(111)은 고정 전극(113)과의 사이에서 정전기력이 발생하면 제2 방향으로 절곡되어 고정 전극(113)과 접촉함으로써 도전 경로를 생성할 수 있다.
상기 도전성 빔(111)과 상기 고정 전극(113)은 동일한 도전물질로 형성될 수 있으며, 상기 도전 물질은 금속, 불순물이 도핑된 반도체층, 탄소나노튜브, 그래핀, 또는 도전성 폴리머일 수 있으나 일반적으로 전극으로 사용되는 전도성이 큰 물질이면 제한 없이 사용 가능하다. 상기 도전성 빔(111)은 도전 경로를 생성하기 위하여 절곡되어야 하므로, 유연하면서 피로도에 강한 도전 물질로 형성될 수 있다.
제1 유전체(115)는 도전성 빔(111)과 고정 전극(113) 사이의 이격 거리에 존재하는 공기(air) 또는 진공(vacuum)일 수 있다. 선택적으로 도전성 빔(111) 또는 고정 전극(113)의 표면에 코팅되는 물질이 제1 유전체(115)에 더 포함될 수 있다. 도전성 빔(111), 고정 전극(113) 및 그 사이에 개재된 제1 유전체(115)가 양의 축전용량을 갖는 캐패시터를 구성할 수 있다.
연결부(120)는 기판(130)상에 형성되고, 스위칭부(110)를 물리적으로 지지한다. 연결부(120)는 도전성 빔(111) 및 고정 전극(113)을 하부 구조물(131)과 전기적으로 접속하기 위한 비아(via) 구조체들(121) 및 상기 비아 구조체들 중 하나 이상에 선택적으로 포함되는 제2 유전체(123)을 포함한다.
상기 비아 구조체들(121)은 도전성 빔(111) 및 고정 전극(113)과 동일한 도전 물질로 형성될 수 있다.
상기 비아 구조체들(121) 중 하나 이상의 비아 구조체들에 제2 유전체(123) 박막이 형성될 수 있다. 제2 유전체(123)는 음의 축전 용량을 갖는 물질일 수 있다. 구체적으로 제2 유전체(123) 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있으나 이에 한정되는 것은 아니다.
비아 구조체(121)와 하부 구조물(131)의 금속층 및 그 사이에 개재된 제2 유전체(123)가 음의 축전 용량을 갖는 캐패시터를 구성할 수 있다.
상기 음의 축전 용량을 갖는 캐패시터는 상기 양의 축전 용량을 갖는 캐패시터와 직렬로 연결된다. 음의 축전 용량을 갖는 캐패시터가 직렬로 연결됨에 따라 도전성 빔(111)과 고정 전극(113) 사이의 정전기력이 더 커지고, 낮은 구동 전압에서도 도전성 빔(111)이 절곡되어 도전 경로를 형성하게 된다. 따라서 도전성 빔(111)의 제1 방향 길이를 증가시키거나 도전성 빔(111)과 고정 전극(113) 사이의 에어 갭(air gap)을 수 나노미터 단위로 감소시키는 미세 공정 없이도 전기기계적 스위칭소자의 구동 전압을 1V 이하로 낮출 수 있으며, 이론적으로 0V 근방의 매우 낮은 구동 전압도 구현할 수 있다. 또한, 비아 구조체(121)가 음의 축전용량을 갖는 캐패시터를 포함함에 따라, 캐패시터를 구성하기 위한 추가적인 면적 소모 및 배선을 위한 복잡한 설계와 공정이 불필요하다.
도 2 및 도 3을 참조하면, 고정 전극들(113)은 복수 개가 형성되어 하부 구조물(131)과 전기적으로 접속될 수 있다. 복수 개의 고정 전극들(113)은 도전성 빔(111)을 중심으로 대칭적으로 배치되거나, 도전성 빔(111)의 일측에 배치될 수 있다. 또한, 복수 개의 고정 전극들(113)은 그 용도에 따라 크기를 달리할 수 있다.
스위칭 과정에서 복수 개의 고정 전극들(113)에 서로 다른 전압을 인가할 수 있다. 예를 들어, 하나의 고정 전극(113a)에 1V의 전압을 인가하고, 대칭적으로 배치된 다른 고정 전극(113b)에 0V의 전압을 인가하여 고정 전극들 사이의 전압 차이에 따른 정전기력의 크기 및 방향을 조절할 수 있다.
또한, 고정 전극들(113) 중 일부의 고정 전극들(113)과 접촉하는 비아 구조체(121)에 선택적으로 제2 유전체(123)를 형성할 수 있다. 제2 유전체(123)가 형성된 비아 구조체(121)에 접촉하는 고정 전극들(113a, 113b)은 동일한 구동 전압에서 더 강한 정전기력을 발생시킬 수 있다.
도 4는 본 발명의 일 실시예를 따라 전기기계적 스위치를 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.
도 4a를 참조하면, 기판(130)을 준비한다. 상기 기판(130)은 상술한 바와 같이 CMOS 공정에 의하여 형성된 집접회로들을 포함할 수 있다.
도 4b를 참조하면, 기판(130) 상에 절연층(401)을 형성한다. 상기 절연층(401)은 희생층(Sacrifice Layer)로 기능할 수 있다. 절연층(401)은 TEOS, 실리콘 산화물(Silicon oxide) 외에도 금속 산화물, 실리콘 질화물(Silicon nitride), 붕소 질화물(Boron nitride), 고분자 화합물 등 반도체 공정에 사용될 수 있는 선택적 식각이 가능한 절연 물질일 수 있다. 상기 절연층(401)을 형성하기 위하여 스퍼터링(Sputtering), 원자층 증착(Atomic layer deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD) 및 졸-겔(Sol-Gel)법 등의 공지된 다양한 방법이 사용될 수 있다.
도 4c를 참조하면, 절연층(401)을 선택적으로 식각하여 상기 절연층(401)을 관통하여 하부 구조물(131)과 접하는 비아 홀(421), 도전성 빔(111)의 역상인 제1 오목부(411) 및 고정 전극들(113)의 역상인 제2 오목부들(413)을 형성한다. 상기 비아 홀(421) 및 오목부들(411, 413)을 형성하기 위하여 건식 식각 또는 습식 식각을 적용할 수 있다.
도 4d를 참조하면, 상기 비아 홀(421) 및 오목부들(411, 413)이 형성된 절연층(401) 상에 음의 축전용량을 갖는 물질을 포함하는 NC(Negative Capacitance) 박막(423)을 형성한다. 상기 NC 박막(423)은 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다. NC 박막을 형성하기 위하여 스퍼터링(Sputtering), 원자층 증착(Atomic layer deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD) 및 졸-겔(Sol-Gel)법 등의 공지된 다양한 방법이 사용될 수 있다.
도 4e를 참조하면, NC 박막(423) 상의 제1 영역에 포토 레지스트(403)를 형성한다. 상기 제1 영역은 음의 축전용량을 갖는 캐패시터를 형성하기 위하여 선택되는 비아 홀(421) 및 비아 홀(421)의 주변 영역을 포함할 수 있다.
도 4f를 참조하면, 제1 영역을 제외한 다른 영역의 NC 박막(423) 및 포토 레지스트(403)을 제거하여 제2 유전체(123)를 형성한다. 제2 유전체(123)는 비아홀(421)의 내부 표면과 비아 홀(421) 주변 영역 상에 위치한다.
도 4g를 참조하면, 상기 비아 홀(421) 및 오목부들(411, 413)이 형성된 절연층(401) 상에 도전층(405)를 형성한다. 상기 도전층(405)은 도전성 빔(111) 및 고정 전극들(113)을 형성하는 물질을 포함한다. 즉 상기 도전층(405)은 금속, 불순물이 도핑된 반도체층, 탄소나노튜브, 그래핀, 또는 도전성 폴리머일 수 있으나 일반적으로 전극으로 사용되는 전도성이 큰 물질이면 제한 없이 사용 가능하다.
도 4h를 참조하면, 도전층(405)의 상부를 식각 공정, 또는 화학기계적 연마(Chemical Mechanical Polishing ; CMP)공정을 통하여 제거하고, 절연층(401)의 상부를 노출한다.
도 4i를 참조하면, 잔여 절연층(401)을 완전히 식각하여 기판(130)으로부터 이격된 도전성 빔(111) 및 고정 전극(113)과 비아 구조체(121)를 형성한다.
상술한 공정들은 기존의 CMOS 공정을 크게 변경하지 아니하여 기존의 패키징 공정에 쉽게 적용 가능하다. 또한, 미세 에어 갭을 형성하는 것과 같은 복잡하고 정밀한 공정을 포함하지 아니하여 소자의 최종 수율을 크게 높일 수 있다.
실시예 2 : 전계효과 트랜지스터(Field Effect Transistor, FET)를 포함하는 저전압 구동 스위칭소자
도 5는 본 발명의 일 실시예를 따라 전계효과 트랜지스터를 포함하는 저전압 구동 스위칭소자를 도시하는 (a)평면도 및 (b)단면도이다.
도 5를 참조하면, 본 발명의 일 실시예를 따른 저전압 구동 스위칭소자는 전계효과 트랜지스터 소자를 포함하는 스위칭부(510), 상기 스위칭부(510)를 외부와 전기적으로 접속하는 연결부(520)를 포함한다.
실시예에 따라, 연결부(520)의 형성 과정에 의한 스위칭부(510)의 손상을 방지하거나, 하부 전자 소자들의 배치설계를 위한 배선부(530)를 더 포함할 수 있다.
스위칭부(510)는 인가되는 전압에 따라 도전 경로가 형성되는 채널 영역(511), 상기 채널 영역(511) 상에 위치하는 게이트 전극(513), 상기 게이트 전극(513)과 상기 채널 영역(511) 사이에 개재되는 게이트 절연막(515), 상기 채널 영역(511)의 양 단부에 위치하는 소스 영역(517) 및 드레인 영역(519)을 포함할 수 있다.
일 실시예에 따라, 상기 소스 영역(517) 및 드레인 영역(519)는 동일한 도전형을 가질 수 있다. 즉, 상기 소스 영역(517)이 n형 도전형을 가질 때 상기 드레인 영역(519) 역시 n형 도전형을 가질 수 있고, 상기 소스 영역(517)이 p형 도전형을 가질 때 상기 드레인 영역(519) 역시 p형 도전형을 가질 수 있다. 이 경우, 스위칭부(510)는 n형 또는 p형의 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)를 포함할 수 있다.
본 발명의 또다른 일 실시예를 따르면, 상기 소스 영역(517) 및 드레인 영역(519)은 서로 반대되는 도전형을 가질 수 있다. 즉 상기 소스 영역(517)이 n형 도전형을 가질 때 상기 드레인 영역(519)은 p형 도전형일 가질 수 있고, 상기 소스 영역(517)이 p형 도전형을 가질 때 상기 드레인 영역(519)은 n형 도전형을 가질 수 있다. 이 경우, 스위칭부(510)는 가전도대의 전자들이 에너지 장벽을 뚫고 전도대로 이동하는 밴드간 터널링 현상(Band-to-Band tunneling)을 이용하는 터널링 전계효과 트랜지스터를 포함할 수 있다.
상기 게이트 절연막(515)은 전기적 절연을 위하여 사용 가능한 공지된 절연 물질들을 제한 없이 사용할 수 있다. 예를 들어 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SixNy), 실리콘 옥시나이트라이드(SiOxNy), 하프늄 옥사이드(HfOx) 및 알루미늄 옥사이드(Al2O3) 중 어느 하나 이상을 사용할 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 절연막(515)은 상기 채널 영역(511)과 상기 게이트 전극(513) 사이에서 양의 축전 용량을 갖는 캐패시터를 형성한다.
연결부(520)는 상기 게이트 전극(111), 소스 영역(517) 및 드레인 영역(519)를 외부와 전기적으로 접속하기 위한 비아 구조체들(525) 및 제1 배선들(521)을 포함할 수 있다. 상기 비아 구조체들(525) 중 상기 게이트 전극(111)과 전기적으로 접속하는 비아 구조체는 제2 유전체(527)를 포함한다.
제2 유전체(527)는 음의 축전 용량을 갖는 물질일 수 있다. 구체적으로 제2 유전체(527)는 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다.
비아 구조체(525), 게이트 전극(513) 또는 제2 배선(531) 및 그 사이에 개재된 제2 유전체(123)가 음의 축전 용량을 갖는 캐패시터를 구성할 수 있다. 음의 축전 용량을 갖는 캐패시터가 게이트 절연막(515)이 형성하는 양의 축전 용량을 갖는 캐패시터와 직렬로 연결됨에 따라, 게이트 절연막(515)의 물리적 두께가 감소한 것과 같은 효과가 발생한다. 따라서 문턱 전압이 낮아지는 효과가 있으며, 게이트 전극(513)에 낮은 전압을 인가하여도 채널 영역(511)에 도전 경로가 형성될 수 있다.
본 발명에 따른 저전압 구동 스위칭소자는 게이트 절연막의 물리적 두께 감소 없이도 문턱 전압을 낮추는 효과가 있어, 게이트 절연막의 물리적 두께 감소로 인한 누설 전류의 증가와 같은 문제점을 해결할 수 있다. 또한 음의 축전용량을 갖는 캐패시터가 비아 구조체 내에 포함됨에 따라 별도의 추가 면적을 필요로 하지 않아 소자의 소형화, 고집적화가 가능하다.
도 6은 본 발명의 일 실시예를 따라 전계효과 트랜지스터를 포함하는 저전압 구동 스위칭소자를 제조하는 방법을 도시하는 순서도이다.
도 6a를 참조하면, 전계효과 트랜지스터를 포함하는 기판(510)을 준비한다. 상기 기판(510)은 인가되는 전압에 따라 도전 경로가 형성되는 채널 영역(511), 상기 채널 영역(511) 상에 위치하는 게이트 전극(513), 상기 게이트 전극(513)과 상기 채널 영역(511) 사이에 개재되는 게이트 절연막(515), 상기 채널 영역(511)의 양 단부에 위치하는 소스 영역(517) 및 드레인 영역(519)을 포함할 수 있다. 또한, 기판은 선택적으로 스위칭부(510)의 손상을 방지하거나, 하부 전자 소자들의 배치설계를 위한 배선부(530)를 더 포함할 수 있다.
도 6b를 참조하면, 전계효과 트랜지스터를 포함하는 기판(510) 또는 배선부(530) 상에 절연층(601)을 형성한다. 상기 절연층(601)은 금속간 절연막(Intermetal dielectric, IMD)로 기능할 수 있다. 절연층(601)은 TEOS, 실리콘 산화물(Silicon oxide) 외에도 금속 산화물, 실리콘 질화물(Silicon nitride), 붕소 질화물(Boron nitride), 고분자 화합물 등 반도체 공정에 사용될 수 있는 선택적 식각이 가능한 절연 물질일 수 있다.
도 6c를 참조하면, 절연층(601)을 선택적으로 식각하여 상기 절연층(601)을 관통하여 제2 배선(531)에 접하는 비아 홀(625), 상기 게이트 전극(513)에 접하는 제1 배선(521)의 역상인 제1 오목부(621) 및 드레인 영역(519)에 접하는 제1 배선(521)의 역상인 제2 오목부(623)을 형성한다.
도 6d를 참조하면, 상기 비아 홀(625) 및 오목부들(621, 623)이 형성된 절연층(601) 상에 음의 축전용량을 갖는 물질을 포함하는 NC(Negative Capacitance) 박막(627)을 형성한다. 상기 NC 박막(627)은 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함할 수 있다.
도 6e를 참조하면, NC 박막(627) 상의 제1 영역에 포토 레지스트(603)를 형성한다. 상기 제1 영역은 제1 오목부(621)와 접하는 비아 홀(625) 및 비아 홀(625)의 주변 영역을 포함할 수 있다.
도 6f를 참조하면, 제1 영역을 제외한 다른 영역의 NC 박막(627) 및 포토 레지스트(603)을 제거하여 제2 유전체(527)를 형성한다.
도 6g를 참조하면, 상기 비아 홀(625) 및 오목부들(621, 623)이 형성된 절연층(601) 상에 도전층(605)를 형성한다. 상기 도전층(605)은 금속, 불순물이 도핑된 반도체층, 탄소나노튜브, 그래핀 또는 도전성 폴리머를 포함할 수 있으나 이에 제한되는 것은 아니다.
도 6h를 참조하면, 도전층(605)의 상부를 식각 공정, 또는 화학기계적 연마(Chemical Mechanical Polishing ; CMP)공정을 통하여 제거하고, 절연층(601)의 상부를 노출한다.
상술한 공정들은 기존의 CMOS 공정을 크게 변경하지 아니하여 기존의 패키징 공정에 쉽게 적용 가능하다. 본 발명에 따른 저전압 구동 스위칭소자 및 이의 제조 방법은 안정적인 구조의 삼차원 집적 반도체 칩 구현을 앞당길 수 있는 기술로서, 우리나라가 차세대 저전력, 고에너지 효율의 반도체 시장을 선도해 나아가는데 일조할 수 있을 것으로 기대된다.
110 : 스위칭부
111 : 도전성 빔
113 : 고정 전극 115 : 제1 유전체
120 : 연결부 121 : 비아 구조체
123 : 제2 유전체
130 : 기판 131 : 하부 구조물
401 : 절연층 403 : 포토 레지스트
405 : 도전층 411 : 제1 오목부
413 : 제2 오목부 421 : 비아 홀
423 : NC 박막
510 : 스위칭부 511 : 채널 영역
513 : 게이트 전극 515 : 게이트 절연막
520 : 연결부 521 : 제1 배선
525 : 비아 구조체 527 : 제2 유전체
530 : 배선부 531 : 제2 배선
601 : 절연층 603 : 포토 레지스트
605 : 도전층
621 : 제1 오목부 623 : 제2 오목부
625 : 비아 홀 627 : NC 박막
113 : 고정 전극 115 : 제1 유전체
120 : 연결부 121 : 비아 구조체
123 : 제2 유전체
130 : 기판 131 : 하부 구조물
401 : 절연층 403 : 포토 레지스트
405 : 도전층 411 : 제1 오목부
413 : 제2 오목부 421 : 비아 홀
423 : NC 박막
510 : 스위칭부 511 : 채널 영역
513 : 게이트 전극 515 : 게이트 절연막
520 : 연결부 521 : 제1 배선
525 : 비아 구조체 527 : 제2 유전체
530 : 배선부 531 : 제2 배선
601 : 절연층 603 : 포토 레지스트
605 : 도전층
621 : 제1 오목부 623 : 제2 오목부
625 : 비아 홀 627 : NC 박막
Claims (14)
- 양의 축전 용량을 갖는 제1 유전체를 포함하고, 인가되는 전압에 의하여 도전 경로를 형성하는 스위칭부; 및
상기 제1 유전체와 직렬로 연결되며 음의 축전 용량을 갖는 제2 유전체를 포함하고, 상기 스위칭부를 외부와 전기적으로 접속하는 연결부를 포함하는 저전압 구동 스위칭소자.
- 제1항에 있어서,
상기 제2 유전체는 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자.
- 제2항에 있어서,
상기 제2 유전체는 상기 스위칭부와 상기 스위칭부를 외부와 전기적으로 접속하는 비아 구조체의 사이에 개재된 박막인 것을 특징으로 하는 저전압 구동 스위칭소자.
- 제2항에 있어서,
상기 스위칭부는 정전기력에 의해 수평으로 절곡되는 도전성 빔; 및
상기 제1 유전체를 사이에 두고 상기 도전성 빔과 수평으로 이격되어 배치되는 복수 개의 고정 전극들을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자.
- 제4항에 있어서,
상기 연결부는 상기 도전성 빔 및 상기 복수 개의 고정 전극들을 외부와 전기적으로 접속하는 비아(via) 구조체들을 포함하고,
상기 제2 유전체는 상기 비아 구조체들 중 선택되는 하나 이상에 접하여 형성되는 것을 특징으로 하는 저전압 구동 스위칭소자.
- 제2항에 있어서,
상기 스위칭부는 채널 영역;
상기 채널 영역 상에 형성되는 게이트 전극;
상기 채널 영역과 상기 게이트 전극 사이에 개재되고 상기 제1 유전체를 포함하는 게이트 절연막; 및
상기 채널 영역의 양단부에 각각 전기적으로 접속하는 소스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자.
- 제6항에 있어서,
상기 연결부는 상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역을 외부와 전기적으로 접속하는 비아 구조체들을 포함하고,
상기 제2 유전체는 상기 게이트 전극과 상기 게이트 전극을 외부와 전기적으로 접속하는 비아 구조체 사이에 개재되는 것을 특징으로 하는 저전압 구동 스위칭소자.
- 제7항에 있어서,
상기 소스 영역 및 상기 드레인 영역은 동일한 도전형을 갖는 것을 특징으로 하는 저전압 구동 스위칭소자.
- 제7항에 있어서,
상기 소스 영역 및 상기 드레인 영역을 서로 반대되는 도전형을 갖는 것을 특징으로 하는 저전압 구동 스위칭 소자.
- 기판 상에 절연층을 형성하는 단계;
상기 절연층을 선택적으로 식각하여 상기 절연층을 관통하는 비아 홀들 및 상기 비아 홀들과 연결되는 오목부를 형성하는 단계;
상기 비아 홀 및 상기 오목부가 형성된 상기 절연층 상에 음의 축전용량을 갖는 NC(Negative capacitance) 박막을 형성하는 단계;
상기 비아 홀들 중에서 선택되는 하나 이상의 비아 홀을 포함하는 제1 영역을 제외한 나머지 영역의 NC 박막을 제거하는 단계;
상기 절연층 및 상기 NC 박막 상에 도전층을 형성하는 단계; 및
상기 도전층의 상부를 식각하여 상기 절연층의 상부를 노출하는 단계를 포함하는 저전압 구동 스위칭소자의 제조 방법.
- 제10항에 있어서,
상기 NC 박막은 실리콘(Si), 알루미늄(Al) 또는 지르코늄(Zr)이 도핑된 하프늄 옥사이드(HfO2), 도핑되지 않은(Undoped) 하프늄 옥사이드(HfO2), BST((Ba,Sr)TiO3), PZT(Pb(Zr,Ti)O3), 니오브산 리튬(Lithium-niobate) 및 마그네타이트(YmnO3,ErMnO3) 중 하나 이상을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자의 제조 방법.
- 제10항에 있어서,
상기 오목부들은 수평으로 절곡되는 도전성 빔 및 상기 도전성 빔과 수평으로 이격되어 형성되는 고정 전극들의 역상이고,
상기 절연층의 상부를 노출하는 단계 이후에 상기 절연층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자의 제조 방법.
- 제10항에 있어서,
상기 기판은 채널 영역, 소스 영역, 상기 소스 영역과 동일한 도전형을 갖는 드레인 영역, 상기 채널 영역 상에 형성되는 게이트 전극 및 상기 게이트 전극과 상기 채널 영역 사이에 개재되는 절연 박막을 포함하는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 소자를 포함하고,
상기 제1 영역은 상기 게이트 전극에 접촉하는 비아 홀을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자의 제조 방법.
- 제10항에 있어서,
상기 기판은 채널 영역, 소스 영역, 상기 소스 영역과 반대되는 도전형을 갖는 드레인 영역, 상기 채널 영역 상에 형성되는 게이트 전극 및 상기 게이트 전극과 상기 채널 영역 사이에 개재되는 절연 박막을 포함하는 터널링(Tunneling) FET 소자를 포함하고,
상기 제1 영역은 상기 게이트 전극에 접촉하는 비아 홀을 포함하는 것을 특징으로 하는 저전압 구동 스위칭소자의 제조 방법.
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