TWI745919B

TWI745919B - 記憶體元件

Info

Publication number: TWI745919B
Application number: TW109111699A
Authority: TW
Inventors: 丁榕泉
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-04-08
Filing date: 2020-04-08
Publication date: 2021-11-11
Also published as: TW202139363A

Abstract

本發明提供一種記憶體元件，其包括基底、堆疊結構、隔離結構、閘間介電層、控制閘極、第一絕緣結構、第一閘介電層以及第一閘極。堆疊結構設置於基底上。隔離結構設置於基底中與堆疊結構的兩側。閘間介電層覆蓋堆疊結構與隔離結構。控制閘極覆蓋閘間介電層。第一絕緣結構設置於基底中，其中第一絕緣結構的頂表面低於基底的頂表面而暴露出部分的基底的側表面。第一閘介電層設置於基底的頂表面與基底的側表面上。第一閘極覆蓋第一閘介電層。

Description

記憶體元件

本發明是有關於一種半導體元件，且特別是有關於一種記憶體元件。

記憶體元件在數位電子裝置中是屬於必備的部件。當電子裝置的處理功能大幅提升的狀況下，其記憶體元件的記憶容量也因應要提升，且同時也要維持縮小記憶體元件尺寸的趨勢。基於此，為了達到上述需求，將記憶胞陣列區與包括金氧半導體元件的周邊電路區整合在同一晶片上已成為一種趨勢。

然而記憶體元件在其製造過程中會歷經高溫退火製程，其將使得周邊電路區中的金氧半導體元件出現嚴重的短通道效應，從而導致漏電流的產生。為解決此問題，可形成具有高臨界電壓的金氧半導體元件，但相對其具有較低的操作速度。此外，在一晶片上同時形成具備低臨界電壓與高臨界電壓的金氧半導體元件需要進行繁雜的製程，其將增加記憶體元件的製造成本。

本發明提供一種記憶體元件，其在具有高操作速度的情況下可抑制漏電流的產生。

本發明的一實施例的記憶體元件包括基底、堆疊結構、隔離結構、閘間介電層、控制閘極、第一絕緣結構、第一閘介電層以及第一閘極。基底具有第一區與第二區，其中第二區鄰近第一區。堆疊結構位於第一區中且設置於基底上，其中堆疊結構包括穿隧介電層以及浮置閘極，且穿隧介電層位於浮置閘極與基底之間。隔離結構位於第一區中且設置於基底中與堆疊結構的兩側。閘間介電層位於第一區中且覆蓋堆疊結構與隔離結構。控制閘極位於第一區中且覆蓋閘間介電層。第一絕緣結構位於第二區中且設置於基底中，其中第一絕緣結構的頂表面低於基底的頂表面而暴露出基底的部分的側表面。第一閘介電層位於第二區中且設置於基底的頂表面與基底的部分的側表面上。第一閘極位於第二區中且覆蓋第一閘介電層。

本發明的另一實施例的記憶體元件包括基底、堆疊結構、隔離結構、閘間介電層、控制閘極、第一絕緣結構、第一閘介電層、第一閘極、第二絕緣結構、第二閘介電層以及第二閘極。基底具有第一區與第二區，其中第二區鄰近第一區。堆疊結構位於第一區中且設置於基底上，其中堆疊結構包括穿隧介電層以及浮置閘極，且穿隧介電層位於浮置閘極與基底之間。隔離結構位於第一區中且設置於基底中與堆疊結構的兩側，其中隔離結構的頂表面低於堆疊結構的頂表面。閘間介電層位於第一區中且覆蓋堆疊結構與隔離結構。控制閘極位於第一區中且覆蓋閘間介電層。第一絕緣結構位於第二區中且設置於基底中，其中第一絕緣結構的頂表面低於基底的頂表面，且基底的部分的側表面具有位於第一絕緣結構的頂表面上方的凹陷。第一閘介電層位於第二區中且設置於基底的頂表面與基底的部分的側表面上。第一閘極位於第二區中且覆蓋第一閘介電層。

本發明提供一種記憶體元件的製造方法，其的製程簡單，且形成的記憶體元件在具有高操作速度的情況下可抑制漏電流的產生。

本發明的一實施例的記憶體元件的製造方法包括以下步驟。首先，提供具有第一區與第二區的基底，在第一區中設置有堆疊結構與隔離材料層，其中隔離材料層設置於堆疊結構的兩側，且在第二區中設置有第一犧牲堆疊結構與第一絕緣材料層，其中第一絕緣材料層設置於第一犧牲堆疊結構的兩側。接著，移除部分的隔離材料層，以形成隔離結構。之後，於基底上依序形成第一介電層與第二介電層，其中第一介電層與第二介電層覆蓋堆疊結構與隔離結構。再來，移除部分的第一絕緣材料層，以形成第一絕緣結構，且使部分的基底的側表面經暴露出。然後，移除第一犧牲堆疊結構，使部分的基底的頂表面經暴露出。而後，於基底的側表面與基底的頂表面上形成第一閘介電層。繼而，於基底上形成第三介電層，其中第三介電層覆蓋第二介電層。最後，於基底上形成控制閘極以及第一閘極，其中控制閘極覆蓋第三介電層，且第一閘極覆蓋第一閘介電層。

基於上述，本發明的記憶體元件藉由使位於第二區（周邊電路區）中的第一絕緣結構的頂表面低於基底的頂表面而暴露出基底的側表面，因此，形成於基底上的第一閘極可覆蓋基底的頂表面與基底的側表面，使得第一閘極可三面控制通道層而使得臨界電壓降低，且可藉此抑制第一電晶體的漏電流的產生。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1J是本發明的一實施例的記憶體元件的製造方法的示意圖。

請參照圖1A，首先，提供基底10。基底10可包括第一區R1以及第二區R2，其中第二區R2設置於第一區R1周邊。基底10可包括半導體基底、半導體化合物基底或介電層上有半導體基底（Semiconductor Over Insulator；SOI），本發明不以此為限。上述的半導體例如是IVA族的原子，例如矽或鍺。上述的半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。

請繼續參照圖1A，接著，在基底10上形成多個堆疊結構。詳細地說，在基底10的第一區R1中形成有堆疊結構100，且在基底10的第二區R2中形成有第一犧牲堆疊結構200以及第二犧牲堆疊結構300。在本實施例中，堆疊結構100包括穿隧介電層102以及浮置閘極104，其中穿隧介電層102與浮置閘極104在基底10的頂表面上依序地堆疊。穿隧介電層102的材料可包括氧化矽、氮化矽或其組合，且浮置閘極104的材料可包括摻雜多晶矽、非摻雜多晶矽或其組合。另外，在本實施例中，第一犧牲堆疊結構200包括第一犧牲介電層202以及第一犧牲導電層204，且第二犧牲堆疊結構300包括第二犧牲介電層302以及第二犧牲導電層304，其中第一犧牲介電層202與第一犧牲導電層204在基底10的頂表面上依序地堆疊，且第二犧牲介電層302與第二犧牲導電層304亦在基底10的頂表面上依序地堆疊。第一犧牲介電層202與第二犧牲介電層302的材料可包括氧化矽、氮化矽或其組合，且第一犧牲導電層204與第二犧牲導電層304的材料可包括摻雜多晶矽、非摻雜多晶矽或其組合。在一些實施例中，堆疊結構100可在第一區R1中設置有多個，且第一犧牲堆疊結構200以及第二犧牲堆疊結構300可在第二區R2中設置有多個，其中第一犧牲堆疊結構200與第二犧牲堆疊結構300在第二區R2中例如是隨機分布，本發明並無特別地限制。在一些實施例中，穿隧介電層102具有的厚度、第一犧牲介電層202具有的厚度與第二犧牲介電層302具有的厚度為4.5nm-13.5nm。另外，在一些實施例中，浮置閘極104具有的厚度、第一犧牲導電層204具有的厚度與第二犧牲導電層304具有的厚度為45nm-135nm。以下將介紹堆疊結構100、第一犧牲堆疊結構200以及第二犧牲堆疊結構300的形成方法的一實施例，但需注意本發明不以此為限。

首先，在基底10上形成圖案化光阻層（未繪示）。之後，以圖案化光阻層為罩幕，對基底10進行蝕刻製程，以在第一區R1中形成第一溝渠112，且在第二區R2中形成第二溝渠212與第三溝渠312。接著，在基底10上形成隔離材料結構（未繪示），其中隔離材料結構填入於第一溝渠112、第二溝渠212以及第三溝渠312中。之後，進行平坦化製程以移除部分隔離材料結構，以在基底10的第一區R1中形成隔離材料層110a，且在基底10的第二區R2中形成第一絕緣材料層210a以及第二絕緣材料層310a，其中隔離材料層110a的頂表面、第一絕緣材料層210a的頂表面以及第二絕緣材料層310a的頂表面各自高於基底10的頂表面。隔離材料層110a、第一絕緣材料層210a與第二絕緣材料層310a的材料例如是氧化矽或其他合適的介電材料。在一些實施例中，第一絕緣材料層210a自基底10的頂表面具有的深度與第二絕緣材料層310a自基底10的頂表面具有的深度可大於隔離材料層110a自基底10的頂表面具有的深度，以提升記憶體元件的電性表現，但本發明不以此為限。在一些實施例中，第一絕緣材料層210a具有的深度與第二絕緣材料層310a具有的深度為150nm-450nm，且隔離材料層110a具有的深度為100nm-300nm。

接著，對基底10進行熱氧化法，以在第一區R1中形成穿隧介電層102，且在第二區R2中形成第一犧牲介電層202與第二犧牲介電層302。詳細地說，在第一區R1中被隔離材料層110a暴露的一部分基底10經熱氧化而形成穿隧介電層102，在第二區R2中被第一絕緣材料層210a暴露的一部分基底10經熱氧化而形成第一犧牲介電層202，且在第二區R2中被第二絕緣材料層310a暴露的一部分基底10經熱氧化而形成第二犧牲介電層302。之後，利用物理氣相沉積法或化學氣相沉積法於基底10上全面性地形成導電材料層（未繪示）。接著，進行平坦化製程以移除部分導電材料層，以在第一區R1中形成浮置閘極104，且在第二區R2中形成第一犧牲導電層204與第二犧牲導電層304，其中浮置閘極104的頂表面、第一犧牲導電層204的頂表面、第二犧牲導電層304的頂表面、隔離材料層110a的頂表面、第一絕緣材料層210a的頂表面與第二絕緣材料層310a的頂表面實質上齊平。至此，堆疊結構100、第一犧牲堆疊結構200以及第二犧牲堆疊結構300已完成。

請繼續參照圖1A，在一實施例中，隔離材料層110a設置於堆疊結構100的兩側，第一絕緣材料層210a設置於第一犧牲堆疊結構200的兩側，且第二絕緣材料層310a設置於第二犧牲堆疊結構300的兩側。

請參照圖1B，移除部分的隔離材料層110a，以形成隔離結構110。另外，在此欲說明的是，本實施例的第一絕緣材料層210a也經移除一部分，以形成第一絕緣材料層210b。在一些實施例中，可藉由進行圖案化製程以移除部分的隔離材料層110a與第一絕緣材料層210a。詳細地說，在本實施例中，首先，形成覆蓋第二犧牲堆疊結構300與第二絕緣材料層310a的頂表面的圖案化光阻層PR1。接著，以圖案化光阻層PR1、浮置閘極104與第一犧牲導電層204為罩幕，進行蝕刻製程以移除部分的隔離材料層110a與第一絕緣材料層210a。在一些實施例中，上述的蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程或其組合。在本實施例中是採用濕式蝕刻製程，但本發明不以此為限。濕式蝕刻製程例如是使用緩衝氫氟酸、稀釋氫氟酸或其組合的蝕刻液，且此蝕刻液對於隔離材料（即，隔離材料層110a與第一絕緣材料層210a）與圖案化光阻層PR1、浮置閘極104以及第一犧牲導電層204具有高蝕刻選擇性。經蝕刻後的隔離結構110與經蝕刻後的第一絕緣材料層210b的頂表面各自低於堆疊結構100的頂表面與第一犧牲堆疊結構200的頂表面，且各自暴露出浮置閘極104的側表面與第一犧牲導電層204的側表面。

請參照圖1C，於基底10上依序形成第一介電材料層IL1以及第二介電材料層IL2。第一介電材料層IL1以及第二介電材料層IL2可共形地覆蓋浮置閘極104的頂表面與其的部分側表面、隔離結構110、第一犧牲導電層204的頂表面與其的部分側表面、第一絕緣材料層210b、第二犧牲導電層304以及第二絕緣材料層310a。在一些實施例中，第一介電材料層IL1的材料包括氧化矽，且第二介電材料層IL2的材料包括氮化矽。第一介電材料層IL1與第二介電材料層IL2的形成方法可藉由進行化學氣相沉積法而形成，本發明不以此為限。在一些實施例中，第一介電材料層IL1具有的厚度為2nm-6nm，且第二介電材料層IL2具有的厚度為5nm-15nm。

請參照圖1D，移除位於第二區R2中的第一介電材料層IL1以及第二介電材料層IL2，以在第一區R1中形成第一介電層122與第二介電層124。在一些實施例中，可藉由進行圖案化製程以移除位於第二區R2中的第一介電材料層IL1以及第二介電材料層IL2。詳細地說，在本實施例中，首先，在第一區R1中形成覆蓋堆疊結構100與隔離結構110的圖案化光阻層PR2。接著，以圖案化光阻層PR2為罩幕，進行蝕刻製程以移除位於第二區R2中的第一介電材料層IL1以及第二介電材料層IL2。在一些實施例中，上述的蝕刻製程例如是反應性蝕刻製程。之後，可移除圖案化光阻層PR2。在此需說明的是，在本實施例中，移除位於第二區R2中的第一介電材料層IL1以及第二介電材料層IL2之後，可因過度蝕刻而移除掉位於第二區R2中的部分的第一犧牲導電層204、第二犧牲導電層304、第一絕緣材料層210b與第二絕緣材料層310a。

請參照圖1E，移除部分的第一絕緣材料層210b，以形成第一絕緣結構210，且暴露出部分的基底10的側表面10s。在一些實施例中，可藉由進行圖案化與蝕刻製程以移除部分的第一絕緣材料層210b。詳細地說，在本實施例中，首先，形成覆蓋第二介電層124、第二犧牲導電層304與第二絕緣材料層310a的圖案化光阻層PR3。接著，進行蝕刻製程以移除部分的第一絕緣材料層210b。在一些實施例中，上述的蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程或其組合。在本實施例中是採用濕式蝕刻製程。濕式蝕刻製程是使用緩衝氫氟酸、稀釋氫氟酸或其組合的蝕刻液，且此蝕刻液對於隔離材料（即，第一絕緣材料層210b）與圖案化光阻層PR3以及第一犧牲導電層204具有高蝕刻選擇性。形成後的第一絕緣結構210的頂表面可低於基底10的頂表面，且因此暴露出部分的基底10的側表面10s。

請參照圖1F，對經暴露的基底10的側表面10s進行側向蝕刻，以在基底10的側表面10s中形成凹陷10D。凹陷10D是位於基底10的側表面10s的上半部分。詳細地說，在本實施例中，以第一犧牲導電層204與第一犧牲介電層202為罩幕，進行濕式蝕刻製程以移除位於第一犧牲堆疊結構200下方的部分的基底10。本實施例的濕式蝕刻製程例如是使用標準清潔劑1（SC1）或經稀釋的標準清潔劑1作為蝕刻液，其包括過氧化氫、氫氧化銨以及去離子水。在位於第一犧牲堆疊結構200下方的基底10的側表面10s中形成凹陷10D之後，可移除圖案化光阻層PR3。

請參照圖1G，移除第一犧牲導電層204、第二犧牲導電層304、第一犧牲介電層202以及第二犧牲介電層302，以暴露出部分的基底10的頂表面10t1、10t2。位於第二區R2中的部分基底10的頂表面10t1、10t2低於堆疊結構100的頂表面。在一些實施例中，可藉由進行圖案化製程以移除位於第二區R2中的第一犧牲導電層204與第二犧牲導電層304、第一犧牲介電層202以及第二犧牲介電層302。詳細地說，在本實施例中，首先，在第一區R1中形成覆蓋第二介電層124的頂表面的圖案化光阻層PR4。接著，以圖案化光阻層PR4為罩幕，進行蝕刻製程以移除位於第二區R2中的第一犧牲導電層204、第二犧牲導電層304、第一犧牲介電層202以及第二犧牲介電層302，且暴露出部分的基底10的頂表面10t1、10t2。在一些實施例中，上述的蝕刻製程例如是反應性蝕刻製程。之後，移除圖案化光阻層PR4。在此需說明的是，在本實施例中，移除位於第二區R2中的第一犧牲導電層204、第二犧牲導電層304、第一犧牲介電層202以及第二犧牲介電層302之後，可移除掉位於第二區R2中的部分的第一絕緣結構210。另外，可因過度蝕刻而移除掉位於第二區R2中的部分的第二絕緣材料層 310a，且形成第二絕緣結構310。

請參照圖1H，在經暴露的基底10上形成第一閘介電層220與第二閘介電層320。詳細地說，在本實施例中，藉由對基底10進行熱氧化製程，以在基底10的凹陷10D與基底10的頂表面10t1上形成共形的第一閘介電層220，且在基底10的頂表面10t2上形成共形的第二閘介電層320。在一些實施例中，第一閘介電層220的材料與第二閘介電層320的材料可包括氧化矽。在另一些實施例中，第一閘介電層220的材料與第二閘介電層320的材料可包括具有高介電常數的材料，其可包括HfO ₂、ZrO ₂或其組合。在一些實施例中，第一閘介電層220的厚度與第二閘介電層320的厚度可為10nm-20nm，但本發明不以此為限。在另一些實施例中，第一閘介電層220的厚度與第二閘介電層320的厚度可為2nm-4nm，其可視記憶體元件的需求而定。

請參照圖1I，在基底10上形成第三介電層126，其中第三介電層126覆蓋位於第一區R1中的第二介電層124。詳細地說，第三介電層126可共形地覆蓋第二介電層124。在一些實施例中，第三介電層126的材料包括氧化矽。第三介電層126的形成方法可藉由進行原位蒸汽生成（in-situ steam generation；ISSG）或其他氧化製程而形成。上述的原位蒸汽生成例如是將第二介電層124中的氮化物轉變為氧化物。在一些實施例中，第三介電層126具有的厚度為3nm-7nm。

請參照圖1J，在基底10上形成控制閘極130、第一閘極230以及第二閘極330。詳細地說，在本實施例中，可藉由進行一系列的製程（例如物理氣相沉積法或化學氣相沉積法、微影成型製程以及蝕刻製程）以在基底10上形成控制閘極130、第一閘極230以及第二閘極330，其中控制閘極130位於第一區R1中且覆蓋第三介電層126，第一閘極230位於第二區R2中且覆蓋第一閘介電層220，且第二閘極330位於第二區R2中且覆蓋第二閘介電層320。在一些實施例中，控制閘極130的材料、第一閘極230的材料與第二閘極330的材料可為摻雜多晶矽、非摻雜多晶矽或其組合，但本發明不以此為限。在另一些實施例中，控制閘極130的材料、第一閘極230的材料與第二閘極330的材料可為金屬、金屬氮化物或其他合適的材料，其可包括Ti、W、TiN、TaN、TiSiN、Mo、MoN、MoSiN、HfN、HfSi或其組合。在一些實施例中，控制閘極130的厚度、第一閘極230的厚度與第二閘極330的厚度可為150nm-250nm，但本發明不以此為限。

至此，完成本發明的記憶體元件1的製作。

本實施例的記憶體元件1的製造方法雖然是以上述方法為例進行說明，然而本發明的記憶體元件1的形成方法並不以此為限。

請繼續參照圖1J，圖1J繪示了本發明的一實施例的記憶體元件1的局部示意圖。本發明實施例的記憶體元件1包括基底10、堆疊結構100、隔離結構110、閘間介電層120、控制閘極130、第一絕緣結構210、第一閘介電層220、第一閘極230、第二絕緣結構310、第二閘介電層320以及第二閘極330。

基底10具有第一區R1以及第二區R2，其中第二區R2設置以鄰近於第一區R1。在本實施例中，第一區R1包括多個記憶胞的陣列，且第二區R2包括用於控制電路的周邊元件。在其他的實施例中，第一區R1可為元件的密集區，且第二區R2可為元件的周邊區。詳細地說，在其他的實施例中，第一區R1的單位面積中的元件數量可大於第二區R2的單位面積中的元件數量。

堆疊結構100位於第一區R1中，且包括穿隧介電層102以及浮置閘極104，其中穿隧介電層102與浮置閘極104在基底10的頂表面上依序地堆疊，即，穿隧介電層102位於浮置閘極104與基底10之間。在一些實施例中，堆疊結構100設置有多個。

隔離結構110位於第一區R1中，且設置於堆疊結構100的兩側。在本實施例中，隔離結構110為淺溝渠隔離結構（shallow trench isolation；STI）。隔離結構110的頂表面可低於堆疊結構100的頂表面，且隔離結構110的頂表面可高於基底10的頂表面，但本發明不以此為限。

閘間介電層120位於第一區R1中，且設置於基底10上並覆蓋堆疊結構100與隔離結構110。在本實施例中，閘間介電層120共形地形成於基底10上。在一些實施例中，閘間介電層120包括有多層結構。在本實施例中，閘間介電層120包括由第一介電層122、第二介電層124與第三介電層126組成的三層結構，其中第一介電層122、第二介電層124與第三介電層126在堆疊結構100與隔離結構110的頂表面上依序地堆疊。閘間介電層120的材料可包括氧化物、氮化物或其組合。舉例來說，閘間介電層120可包括由氧化矽層與氮化矽層組成的複合層。在本實施例中，第一介電層122的材料為氧化矽，第二介電層124的材料為氮化矽，且第三介電層126的材料為氧化矽，因此，閘間介電層120為包括氧化物-氮化物-氧化物（ONO）的複合層。由於位於第二區R2中的部分基底10的頂表面10t1、10t2低於位於第一區R1中的堆疊結構100的頂表面，第一閘介電層220的頂表面與第二閘介電層320的頂表面（位於第二區R2中）低於閘間介電層120的頂表面（位於第一區R1中）。

控制閘極130位於第一區R1中，且設置於基底10上並覆蓋閘間介電層120。在本實施例中，由於隔離結構110的頂表面低於堆疊結構100的頂表面（即，浮置閘極104的頂表面）且閘間介電層120共形地形成於基底10上，因此，控制閘極130與浮置閘極104之間的耦合面積增加，藉此可提高控制閘極130與浮置閘極104之間的耦合率，而使本實施例的記憶體元件1具有較佳的效能。

第一絕緣結構210位於第二區R2中，且設置於基底10中。在本實施例中，第一絕緣結構210為淺溝渠隔離結構。另外，在本實施例中，第一絕緣結構210的頂表面低於基底10的頂表面10t1而暴露出基底10的側表面10s，其中基底10的側表面10s具有凹陷10D。

第一閘介電層220形成於基底10的側表面10s上與基底10的頂表面10t1上。在本實施例中，第一閘介電層220共形地形成於基底10的側表面10s上與基底10的頂表面10t1上。

第一閘極230位於第二區R2中，且設置於基底10上並覆蓋第一閘介電層220。另外，第一閘極230除了覆蓋第一閘介電層220之外，還覆蓋第一絕緣結構210。

在一些實施例中，第一閘極230的相對兩側可各自設置有第一源極區域（未示出）與第一汲極區域（未示出），其中第一閘介電層220、第一閘極230、部分的基底10（通道層）、第一源極區域與第一汲極區域可組成本實施例的第一電晶體T1。由於本實施例的第一絕緣結構210的頂表面低於基底10的頂表面10t1而暴露出基底10的側表面10s，因此，形成於基底10上的第一閘極230可覆蓋基底10的頂表面10t1與基底10的側表面10s，使得第一閘極230可三面控制通道層而使得臨界電壓降低，且可藉此抑制第一電晶體T1的漏電流的產生。此外，本實施例的通道層的寬度為兩倍基底10的側表面10s的高度加上基底10的頂表面10t1的寬度。由於通道層的寬度因此設計而增加，使得第一電晶體T1的驅動電流以及操作速度因此提升。另外，基底10的側表面10s由於具有凹陷10D而使第一閘極230可更容易地控制通道層。

第二絕緣結構310位於第二區R2中，且設置於基底10中。在本實施例中，第二絕緣結構310為淺溝渠隔離結構。另外，在本實施例中，第二絕緣結構310的頂表面高於基底10的頂表面10t2。

第二閘介電層320位於第二區R2中，且覆蓋基底10。詳細地說，第二閘介電層320例如形成於基底10的頂表面10t2上。

第二閘極330位於第二區R2中，且設置於基底10上並覆蓋第二閘介電層320。另外，第二閘極330除了覆蓋第二閘介電層320之外，還覆蓋第二絕緣結構310。

在一些實施例中，第二閘極330的相對兩側可各自設置有第二源極區域（未示出）與第二汲極區域（未示出），其中第二閘介電層320、第二閘極330、部分的基底10（通道層）、第二源極區域與第二汲極區域可組成本實施例的第二電晶體T2。第二電晶體T2與上述的第一電晶體T1的主要差異在於：第二電晶體T2並未三面控制通道層，因此，第二電晶體T2具有的臨界電壓高於第一電晶體T1的臨界電壓，其可進一步阻止第二電晶體T2的漏電流的產生。

綜上所述，本發明的記憶體元件的第二區（周邊電路區）同時包括有具備低臨界電壓的金氧半導體元件（第一電晶體）以及具備高臨界電壓的金氧半導體元件（第二電晶體）。藉由使位於第二區（周邊電路區）中的第一絕緣結構的頂表面低於基底的頂表面而暴露出基底的側表面，因此，形成於基底上的第一閘極可覆蓋基底的頂表面與基底的側表面，使得第一閘極可三面控制通道層而使得臨界電壓降低，且可藉此抑制第一電晶體的漏電流的產生。此外，通道層的寬度也因此設計而增加，使得第一電晶體的驅動電流以及操作速度也因此提升。

再者，根據本發明的記憶體元件的製造方法可使用較少的罩幕以在一晶片上同時形成具備低臨界電壓的金氧半導體元件（第一電晶體）以及具備高臨界電壓的金氧半導體元件（第二電晶體），因此可降低製造成本。

1:記憶體元件 10:基底 10D:凹陷 10s:基底的側表面 10t1、10t2:基底的頂表面 100:堆疊結構 102:穿隧介電層 104:浮置閘極 110:隔離結構 110a:隔離材料層 112:第一溝渠 120:閘間介電層 122:第一介電層 124:第二介電層 126:第三介電層 130:控制閘極 200:第一犧牲堆疊結構 202:第一犧牲介電層 204:第一犧牲導電層 210:第一絕緣結構 210a、210b:第一絕緣材料層 212:第二溝渠 220:第一閘介電層 230:第一閘極 300:第二犧牲堆疊結構 302:第二犧牲介電層 304:第二犧牲導電層 310:第二絕緣結構 310a:第二絕緣材料層 312:第三溝渠 320:第二閘介電層 330:第二閘極 IL1:第一介電材料層 IL2:第二介電材料層 PR1、PR2、PR3、PR4:圖案化光阻層 R1:第一區 R2:第二區 T1:第一電晶體 T2:第二電晶體

1:記憶體元件 10:基底 10D:凹陷 10s:基底的側表面 10t1、10t2:基底的頂表面 100:堆疊結構 102:穿隧介電層 104:浮置閘極 110:隔離結構 112:第一溝渠 120:閘間介電層 122:第一介電層 124:第二介電層 126:第三介電層 130:控制閘極 210:第一絕緣結構 212:第二溝渠 220:第一閘介電層 230:第一閘極 310:第二絕緣結構 312:第三溝渠 320:第二閘介電層 330:第二閘極 R1:第一區 R2:第二區 T1:第一電晶體 T2:第二電晶體

Claims

一種記憶體元件，包括：基底，具有第一區與第二區，其中所述第二區鄰近所述第一區；堆疊結構，位於所述第一區中且設置於所述基底上，其中所述堆疊結構包括穿隧介電層以及浮置閘極，且所述穿隧介電層位於所述浮置閘極與所述基底之間；隔離結構，位於所述第一區中且設置於所述基底中與所述堆疊結構的兩側；閘間介電層，位於所述第一區中且覆蓋所述堆疊結構與所述隔離結構；控制閘極，位於所述第一區中且覆蓋所述閘間介電層；第一絕緣結構，位於所述第二區中且設置於所述基底中，其中所述第一絕緣結構的頂表面低於所述基底的頂表面而暴露出部分的所述基底的側表面；第一閘介電層，位於所述第二區中且設置於所述基底的所述頂表面與所述基底的所述側表面上；以及第一閘極，位於所述第二區中且覆蓋所述第一閘介電層。
如請求項1所述的記憶體元件，其中所述隔離結構的頂表面低於所述堆疊結構的頂表面。
如請求項1所述的記憶體元件，其中所述閘間介電層包括複合層，所述複合層包括氧化矽層與氮化矽層。
如請求項1所述的記憶體元件，其中所述第一閘介電層位於所述第二區中的所述基底的所述側表面的凹陷上。
如請求項1所述的記憶體元件，其中所述控制閘極的材料與所述第一閘極的材料包括多晶矽或金屬。
如請求項1所述的記憶體元件，其中所述第一閘介電層的材料包括SiO ₂、HfO ₂或ZrO ₂。
如請求項1所述的記憶體元件，其更包括：第二閘介電層，位於所述第二區中且設置於所述基底上，其中所述第二閘介電層的頂表面低於所述閘間介電層的頂表面；以及第二閘極，位於所述第二區中且覆蓋所述第二閘介電層。
如請求項7所述的記憶體元件，其中鄰近於所述第二閘極的第二絕緣結構的頂表面高於所述基底的所述頂表面。
一種記憶體元件，包括：基底，具有第一區與第二區，其中所述第二區鄰近所述第一區；堆疊結構，位於所述第一區中且設置於所述基底上，其中所述堆疊結構包括穿隧介電層以及浮置閘極，且所述穿隧介電層位於所述浮置閘極與所述基底之間；隔離結構，位於所述第一區中且設置於所述基底中與所述堆疊結構的兩側，其中所述隔離結構的頂表面低於所述堆疊結構的頂表面；閘間介電層，位於所述第一區中且覆蓋所述堆疊結構與所述隔離結構；控制閘極，位於所述第一區中且覆蓋所述閘間介電層；第一絕緣結構，位於所述第二區中且設置於所述基底中，其中所述第一絕緣結構的頂表面低於所述基底的頂表面，且所述基底的部分側表面具有位於所述第一絕緣結構的所述頂表面上方的凹陷；第一閘介電層，位於所述第二區中且設置於所述基底的所述頂表面與所述基底的所述凹陷上；以及第一閘極，位於所述第二區中且覆蓋所述第一閘介電層。
如請求項9所述的記憶體元件，其中所述第一閘介電層的頂表面低於所述閘間介電層的頂表面。