CN113497126B - 存储器元件 - Google Patents

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Abstract

本发明公开了一种存储器元件，其包括衬底、叠层结构、隔离结构、栅间介电层、控制栅极、第一绝缘结构、第一栅介电层以及第一栅极。叠层结构设置于衬底上。隔离结构设置于衬底中与叠层结构的两侧。栅间介电层覆盖叠层结构与隔离结构。控制栅极覆盖栅间介电层。第一绝缘结构设置于衬底中，其中第一绝缘结构的顶表面低于衬底的顶表面而暴露出部分的衬底的侧表面。第一栅介电层设置于衬底的顶表面与衬底的侧表面上。第一栅极覆盖第一栅介电层。

Description

存储器元件
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种存储器元件。
背景技术
存储器元件在数字电子装置中是属于必备的部件。当电子装置的处理功能大幅提升的状况下，其存储器元件的存储容量也因应要提升，且同时也要维持缩小存储器元件尺寸的趋势。基于此，为了达到上述需求，将存储单元阵列区与包括金属氧化物半导体元件的周边电路区整合在同一芯片上已成为一种趋势。
然而存储器元件在其制造过程中会历经高温退火工艺，其将使得周边电路区中的金属氧化物半导体元件出现严重的短通道效应，从而导致漏电流的产生。为解决此问题，可形成具有高阈值电压的金属氧化物半导体元件，但相对其具有较低的操作速度。此外，在一芯片上同时形成具备低阈值电压与高阈值电压的金属氧化物半导体元件需要进行繁杂的工艺，其将增加存储器元件的制造成本。
发明内容
本发明提供一种存储器元件，其在具有高操作速度的情况下可抑制漏电流的产生。
本发明的一实施例的存储器元件包括衬底、叠层结构、隔离结构、栅间介电层、控制栅极、第一绝缘结构、第一栅介电层以及第一栅极。衬底具有第一区与第二区，其中第二区邻近第一区。叠层结构位于第一区中且设置于衬底上，其中叠层结构包括隧穿介电层以及浮置栅极，且隧穿介电层位于浮置栅极与衬底之间。隔离结构位于第一区中且设置于衬底中与叠层结构的两侧。栅间介电层位于第一区中且覆盖叠层结构与隔离结构。控制栅极位于第一区中且覆盖栅间介电层。第一绝缘结构位于第二区中且设置于衬底中，其中第一绝缘结构的顶表面低于衬底的顶表面而暴露出衬底的部分的侧表面。第一栅介电层位于第二区中且设置于衬底的顶表面与衬底的部分的侧表面上。第一栅极位于第二区中且覆盖第一栅介电层。
本发明的另一实施例的存储器元件包括衬底、叠层结构、隔离结构、栅间介电层、控制栅极、第一绝缘结构、第一栅介电层、第一栅极、第二绝缘结构、第二栅介电层以及第二栅极。衬底具有第一区与第二区，其中第二区邻近第一区。叠层结构位于第一区中且设置于衬底上，其中叠层结构包括隧穿介电层以及浮置栅极，且隧穿介电层位于浮置栅极与衬底之间。隔离结构位于第一区中且设置于衬底中与叠层结构的两侧，其中隔离结构的顶表面低于叠层结构的顶表面。栅间介电层位于第一区中且覆盖叠层结构与隔离结构。控制栅极位于第一区中且覆盖栅间介电层。第一绝缘结构位于第二区中且设置于衬底中，其中第一绝缘结构的顶表面低于衬底的顶表面，且衬底的部分的侧表面具有位于第一绝缘结构的顶表面上方的凹陷。第一栅介电层位于第二区中且设置于衬底的顶表面与衬底的部分的侧表面上。第一栅极位于第二区中且覆盖第一栅介电层。
本发明提供一种存储器元件的制造方法，其的工艺简单，且形成的存储器元件在具有高操作速度的情况下可抑制漏电流的产生。
本发明的一实施例的存储器元件的制造方法包括以下步骤。首先，提供具有第一区与第二区的衬底，在第一区中设置有叠层结构与隔离材料层，其中隔离材料层设置于叠层结构的两侧，且在第二区中设置有第一牺牲叠层结构与第一绝缘材料层，其中第一绝缘材料层设置于第一牺牲叠层结构的两侧。接着，移除部分的隔离材料层，以形成隔离结构。之后，于衬底上依序形成第一介电层与第二介电层，其中第一介电层与第二介电层覆盖叠层结构与隔离结构。再来，移除部分的第一绝缘材料层，以形成第一绝缘结构，且使部分的衬底的侧表面经暴露出。然后，移除第一牺牲叠层结构，使部分的衬底的顶表面经暴露出。而后，于衬底的侧表面与衬底的顶表面上形成第一栅介电层。继而，于衬底上形成第三介电层，其中第三介电层覆盖第二介电层。最后，于衬底上形成控制栅极以及第一栅极，其中控制栅极覆盖第三介电层，且第一栅极覆盖第一栅介电层。
基于上述，本发明的存储器元件通过使位于第二区(周边电路区)中的第一绝缘结构的顶表面低于衬底的顶表面而暴露出衬底的侧表面，因此，形成于衬底上的第一栅极可覆盖衬底的顶表面与衬底的侧表面，使得第一栅极可三面控制通道层而使得阈值电压降低，且可借此抑制第一晶体管的漏电流的产生。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1J是本发明的一实施例的存储器元件的制造方法的示意图。
【符号说明】
1:存储器元件
10:衬底
10D:凹陷
10s:衬底的侧表面
10t1、10t2:衬底的顶表面
100:叠层结构
102:隧穿介电层
104:浮置栅极
110:隔离结构
110a:隔离材料层
112:第一沟道
120:栅间介电层
122:第一介电层
124:第二介电层
126:第三介电层
130:控制栅极
200:第一牺牲叠层结构
202:第一牺牲介电层
204:第一牺牲导电层
210:第一绝缘结构
210a、210b:第一绝缘材料层
212:第二沟道
220:第一栅介电层
230:第一栅极
300:第二牺牲叠层结构
302:第二牺牲介电层
304:第二牺牲导电层
310:第二绝缘结构
310a:第二绝缘材料层
312:第三沟道
320:第二栅介电层
330:第二栅极
IL1:第一介电材料层
IL2:第二介电材料层
PR1、PR2、PR3、PR4:图案化光刻胶层
R1:第一区
R2:第二区
T1:第一晶体管
T2:第二晶体管
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1A至图1J是本发明的一实施例的存储器元件的制造方法的示意图。
请参照图1A，首先，提供衬底10。衬底10可包括第一区R1以及第二区R2，其中第二区R2设置于第一区R1周边。衬底10可包括半导体衬底、半导体化合物衬底或介电层上有半导体衬底(Semiconductor Over Insulator；SOI)，本发明不以此为限。上述的半导体例如是IVA族的原子，例如硅或锗。上述的半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。
请继续参照图1A，接着，在衬底10上形成多个叠层结构。详细地说，在衬底10的第一区R1中形成有叠层结构100，且在衬底10的第二区R2中形成有第一牺牲叠层结构200以及第二牺牲叠层结构300。在本实施例中，叠层结构100包括隧穿介电层102以及浮置栅极104，其中隧穿介电层102与浮置栅极104在衬底10的顶表面上依序地叠层。隧穿介电层102的材料可包括氧化硅、氮化硅或其组合，且浮置栅极104的材料可包括掺杂多晶硅、非掺杂多晶硅或其组合。另外，在本实施例中，第一牺牲叠层结构200包括第一牺牲介电层202以及第一牺牲导电层204，且第二牺牲叠层结构300包括第二牺牲介电层302以及第二牺牲导电层304，其中第一牺牲介电层202与第一牺牲导电层204在衬底10的顶表面上依序地叠层，且第二牺牲介电层302与第二牺牲导电层304亦在衬底10的顶表面上依序地叠层。第一牺牲介电层202与第二牺牲介电层302的材料可包括氧化硅、氮化硅或其组合，且第一牺牲导电层204与第二牺牲导电层304的材料可包括掺杂多晶硅、非掺杂多晶硅或其组合。在一些实施例中，叠层结构100可在第一区R1中设置有多个，且第一牺牲叠层结构200以及第二牺牲叠层结构300可在第二区R2中设置有多个，其中第一牺牲叠层结构200与第二牺牲叠层结构300在第二区R2中例如是随机分布，本发明并无特别地限制。在一些实施例中，隧穿介电层102具有的厚度、第一牺牲介电层202具有的厚度与第二牺牲介电层302具有的厚度为4.5nm-13.5nm。另外，在一些实施例中，浮置栅极104具有的厚度、第一牺牲导电层204具有的厚度与第二牺牲导电层304具有的厚度为45nm-135nm。以下将介绍叠层结构100、第一牺牲叠层结构200以及第二牺牲叠层结构300的形成方法的一实施例，但需注意本发明不以此为限。
首先，在衬底10上形成图案化光刻胶层(未绘示)。之后，以图案化光刻胶层为掩模，对衬底10进行刻蚀工艺，以在第一区R1中形成第一沟道112，且在第二区R2中形成第二沟道212与第三沟道312。接着，在衬底10上形成隔离材料结构(未绘示)，其中隔离材料结构填入于第一沟道112、第二沟道212以及第三沟道312中。之后，进行平坦化工艺以移除部分隔离材料结构，以在衬底10的第一区R1中形成隔离材料层110a，且在衬底10的第二区R2中形成第一绝缘材料层210a以及第二绝缘材料层310a，其中隔离材料层110a的顶表面、第一绝缘材料层210a的顶表面以及第二绝缘材料层310a的顶表面各自高于衬底10的顶表面。隔离材料层110a、第一绝缘材料层210a与第二绝缘材料层310a的材料例如是氧化硅或其他合适的介电材料。在一些实施例中，第一绝缘材料层210a自衬底10的顶表面具有的深度与第二绝缘材料层310a自衬底10的顶表面具有的深度可大于隔离材料层110a自衬底10的顶表面具有的深度，以提升存储器元件的电性表现，但本发明不以此为限。在一些实施例中，第一绝缘材料层210a具有的深度与第二绝缘材料层310a具有的深度为150nm-450nm，且隔离材料层110a具有的深度为100nm-300nm。
接着，对衬底10进行热氧化法，以在第一区R1中形成隧穿介电层102，且在第二区R2中形成第一牺牲介电层202与第二牺牲介电层302。详细地说，在第一区R1中被隔离材料层110a暴露的一部分衬底10经热氧化而形成隧穿介电层102，在第二区R2中被第一绝缘材料层210a暴露的一部分衬底10经热氧化而形成第一牺牲介电层202，且在第二区R2中被第二绝缘材料层310a暴露的一部分衬底10经热氧化而形成第二牺牲介电层302。之后，利用物理气相沉积法或化学气相沉积法于衬底10上全面性地形成导电材料层(未绘示)。接着，进行平坦化工艺以移除部分导电材料层，以在第一区R1中形成浮置栅极104，且在第二区R2中形成第一牺牲导电层204与第二牺牲导电层304，其中浮置栅极104的顶表面、第一牺牲导电层204的顶表面、第二牺牲导电层304的顶表面、隔离材料层110a的顶表面、第一绝缘材料层210a的顶表面与第二绝缘材料层310a的顶表面实质上齐平。至此，叠层结构100、第一牺牲叠层结构200以及第二牺牲叠层结构300已完成。
请继续参照图1A，在一实施例中，隔离材料层110a设置于叠层结构100的两侧，第一绝缘材料层210a设置于第一牺牲叠层结构200的两侧，且第二绝缘材料层310a设置于第二牺牲叠层结构300的两侧。
请参照图1B，移除部分的隔离材料层110a，以形成隔离结构110。另外，在此欲说明的是，本实施例的第一绝缘材料层210a也经移除一部分，以形成第一绝缘材料层210b。在一些实施例中，可通过进行图案化工艺以移除部分的隔离材料层110a与第一绝缘材料层210a。详细地说，在本实施例中，首先，形成覆盖第二牺牲叠层结构300与第二绝缘材料层310a的顶表面的图案化光刻胶层PR1。接着，以图案化光刻胶层PR1、浮置栅极104与第一牺牲导电层204为掩模，进行刻蚀工艺以移除部分的隔离材料层110a与第一绝缘材料层210a。在一些实施例中，上述的刻蚀工艺可包括湿式刻蚀工艺、干式刻蚀工艺或其组合。在本实施例中是采用湿式刻蚀工艺，但本发明不以此为限。湿式刻蚀工艺例如是使用缓冲氢氟酸、稀释氢氟酸或其组合的刻蚀液，且此刻蚀液对于隔离材料(即，隔离材料层110a与第一绝缘材料层210a)与图案化光刻胶层PR1、浮置栅极104以及第一牺牲导电层204具有高刻蚀选择性。经刻蚀后的隔离结构110与经刻蚀后的第一绝缘材料层210b的顶表面各自低于叠层结构100的顶表面与第一牺牲叠层结构200的顶表面，且各自暴露出浮置栅极104的侧表面与第一牺牲导电层204的侧表面。
请参照图1C，于衬底10上依序形成第一介电材料层IL1以及第二介电材料层IL2。第一介电材料层IL1以及第二介电材料层IL2可共形地覆盖浮置栅极104的顶表面与其的部分侧表面、隔离结构110、第一牺牲导电层204的顶表面与其的部分侧表面、第一绝缘材料层210b、第二牺牲导电层304以及第二绝缘材料层310a。在一些实施例中，第一介电材料层IL1的材料包括氧化硅，且第二介电材料层IL2的材料包括氮化硅。第一介电材料层IL1与第二介电材料层IL2的形成方法可通过进行化学气相沉积法而形成，本发明不以此为限。在一些实施例中，第一介电材料层IL1具有的厚度为2nm-6nm，且第二介电材料层IL2具有的厚度为5nm-15nm。
请参照图1D，移除位于第二区R2中的第一介电材料层IL1以及第二介电材料层IL2，以在第一区R1中形成第一介电层122与第二介电层124。在一些实施例中，可通过进行图案化工艺以移除位于第二区R2中的第一介电材料层IL1以及第二介电材料层IL2。详细地说，在本实施例中，首先，在第一区R1中形成覆盖叠层结构100与隔离结构110的图案化光刻胶层PR2。接着，以图案化光刻胶层PR2为掩模，进行刻蚀工艺以移除位于第二区R2中的第一介电材料层IL1以及第二介电材料层IL2。在一些实施例中，上述的刻蚀工艺例如是反应性刻蚀工艺。之后，可移除图案化光刻胶层PR2。在此需说明的是，在本实施例中，移除位于第二区R2中的第一介电材料层IL1以及第二介电材料层IL2之后，可因过度刻蚀而移除掉位于第二区R2中的部分的第一牺牲导电层204、第二牺牲导电层304、第一绝缘材料层210b与第二绝缘材料层310a。
请参照图1E，移除部分的第一绝缘材料层210b，以形成第一绝缘结构210，且暴露出部分的衬底10的侧表面10s。在一些实施例中，可通过进行图案化与刻蚀工艺以移除部分的第一绝缘材料层210b。详细地说，在本实施例中，首先，形成覆盖第二介电层124、第二牺牲导电层304与第二绝缘材料层310a的图案化光刻胶层PR3。接着，进行刻蚀工艺以移除部分的第一绝缘材料层210b。在一些实施例中，上述的刻蚀工艺可包括湿式刻蚀工艺、干式刻蚀工艺或其组合。在本实施例中是采用湿式刻蚀工艺。湿式刻蚀工艺是使用缓冲氢氟酸、稀释氢氟酸或其组合的刻蚀液，且此刻蚀液对于隔离材料(即，第一绝缘材料层210b)与图案化光刻胶层PR3以及第一牺牲导电层204具有高刻蚀选择性。形成后的第一绝缘结构210的顶表面可低于衬底10的顶表面，且因此暴露出部分的衬底10的侧表面10s。
请参照图1F，对经暴露的衬底10的侧表面10s进行侧向刻蚀，以在衬底10的侧表面10s中形成凹陷10D。凹陷10D是位于衬底10的侧表面10s的上半部分。详细地说，在本实施例中，以第一牺牲导电层204与第一牺牲介电层202为掩模，进行湿式刻蚀工艺以移除位于第一牺牲叠层结构200下方的部分的衬底10。本实施例的湿式刻蚀工艺例如是使用标准清洁剂1(SC1)或经稀释的标准清洁剂1作为刻蚀液，其包括过氧化氢、氢氧化铵以及去离子水。在位于第一牺牲叠层结构200下方的衬底10的侧表面10s中形成凹陷10D之后，可移除图案化光刻胶层PR3。
请参照图1G，移除第一牺牲导电层204、第二牺牲导电层304、第一牺牲介电层202以及第二牺牲介电层302，以暴露出部分的衬底10的顶表面10t1、10t2。位于第二区R2中的部分衬底10的顶表面10t1、10t2低于叠层结构100的顶表面。在一些实施例中，可通过进行图案化工艺以移除位于第二区R2中的第一牺牲导电层204与第二牺牲导电层304、第一牺牲介电层202以及第二牺牲介电层302。详细地说，在本实施例中，首先，在第一区R1中形成覆盖第二介电层124的顶表面的图案化光刻胶层PR4。接着，以图案化光刻胶层PR4为掩模，进行刻蚀工艺以移除位于第二区R2中的第一牺牲导电层204、第二牺牲导电层304、第一牺牲介电层202以及第二牺牲介电层302，且暴露出部分的衬底10的顶表面10t1、10t2。在一些实施例中，上述的刻蚀工艺例如是反应性刻蚀工艺。之后，移除图案化光刻胶层PR4。在此需说明的是，在本实施例中，移除位于第二区R2中的第一牺牲导电层204、第二牺牲导电层304、第一牺牲介电层202以及第二牺牲介电层302之后，可移除掉位于第二区R2中的部分的第一绝缘结构210。另外，可因过度刻蚀而移除掉位于第二区R2中的部分的第二绝缘材料层310a，且形成第二绝缘结构310。
请参照图1H，在经暴露的衬底10上形成第一栅介电层220与第二栅介电层320。详细地说，在本实施例中，通过对衬底10进行热氧化工艺，以在衬底10的凹陷10D与衬底10的顶表面10t1上形成共形的第一栅介电层220，且在衬底10的顶表面10t2上形成共形的第二栅介电层320。在一些实施例中，第一栅介电层220的材料与第二栅介电层320的材料可包括氧化硅。在另一些实施例中，第一栅介电层220的材料与第二栅介电层320的材料可包括具有高介电常数的材料，其可包括HfO2、ZrO2或其组合。在一些实施例中，第一栅介电层220的厚度与第二栅介电层320的厚度可为10nm-20nm，但本发明不以此为限。在另一些实施例中，第一栅介电层220的厚度与第二栅介电层320的厚度可为2nm-4nm，其可视存储器元件的需求而定。
请参照图1I，在衬底10上形成第三介电层126，其中第三介电层126覆盖位于第一区R1中的第二介电层124。详细地说，第三介电层126可共形地覆盖第二介电层124。在一些实施例中，第三介电层126的材料包括氧化硅。第三介电层126的形成方法可通过进行原位蒸汽生成(in-situ steam generation；ISSG)或其他氧化工艺而形成。上述的原位蒸汽生成例如是将第二介电层124中的氮化物转变为氧化物。在一些实施例中，第三介电层126具有的厚度为3nm-7nm。
请参照图1J，在衬底10上形成控制栅极130、第一栅极230以及第二栅极330。详细地说，在本实施例中，可通过进行一系列的工艺(例如物理气相沉积法或化学气相沉积法、光刻成型工艺以及刻蚀工艺)以在衬底10上形成控制栅极130、第一栅极230以及第二栅极330，其中控制栅极130位于第一区R1中且覆盖第三介电层126，第一栅极230位于第二区R2中且覆盖第一栅介电层220，且第二栅极330位于第二区R2中且覆盖第二栅介电层320。在一些实施例中，控制栅极130的材料、第一栅极230的材料与第二栅极330的材料可为掺杂多晶硅、非掺杂多晶硅或其组合，但本发明不以此为限。在另一些实施例中，控制栅极130的材料、第一栅极230的材料与第二栅极330的材料可为金属、金属氮化物或其他合适的材料，其可包括Ti、W、TiN、TaN、TiSiN、Mo、MoN、MoSiN、HfN、HfSi或其组合。在一些实施例中，控制栅极130的厚度、第一栅极230的厚度与第二栅极330的厚度可为150nm-250nm，但本发明不以此为限。
至此，完成本发明的存储器元件1的制作。
本实施例的存储器元件1的制造方法虽然是以上述方法为例进行说明，然而本发明的存储器元件1的形成方法并不以此为限。
请继续参照图1J，图1J绘示了本发明的一实施例的存储器元件1的局部示意图。本发明实施例的存储器元件1包括衬底10、叠层结构100、隔离结构110、栅间介电层120、控制栅极130、第一绝缘结构210、第一栅介电层220、第一栅极230、第二绝缘结构310、第二栅介电层320以及第二栅极330。
衬底10具有第一区R1以及第二区R2，其中第二区R2设置以邻近于第一区R1。在本实施例中，第一区R1包括多个存储单元的阵列，且第二区R2包括用于控制电路的周边元件。在其他的实施例中，第一区R1可为元件的密集区，且第二区R2可为元件的周边区。详细地说，在其他的实施例中，第一区R1的单位面积中的元件数量可大于第二区R2的单位面积中的元件数量。
叠层结构100位于第一区R1中，且包括隧穿介电层102以及浮置栅极104，其中隧穿介电层102与浮置栅极104在衬底10的顶表面上依序地叠层，即，隧穿介电层102位于浮置栅极104与衬底10之间。在一些实施例中，叠层结构100设置有多个。
隔离结构110位于第一区R1中，且设置于叠层结构100的两侧。在本实施例中，隔离结构110为浅沟道隔离结构(shallow trench isolation；STI)。隔离结构110的顶表面可低于叠层结构100的顶表面，且隔离结构110的顶表面可高于衬底10的顶表面，但本发明不以此为限。
栅间介电层120位于第一区R1中，且设置于衬底10上并覆盖叠层结构100与隔离结构110。在本实施例中，栅间介电层120共形地形成于衬底10上。在一些实施例中，栅间介电层120包括有多层结构。在本实施例中，栅间介电层120包括由第一介电层122、第二介电层124与第三介电层126组成的三层结构，其中第一介电层122、第二介电层124与第三介电层126在叠层结构100与隔离结构110的顶表面上依序地叠层。栅间介电层120的材料可包括氧化物、氮化物或其组合。举例来说，栅间介电层120可包括由氧化硅层与氮化硅层组成的复合层。在本实施例中，第一介电层122的材料为氧化硅，第二介电层124的材料为氮化硅，且第三介电层126的材料为氧化硅，因此，栅间介电层120为包括氧化物-氮化物-氧化物(ONO)的复合层。由于位于第二区R2中的部分衬底10的顶表面10t1、10t2低于位于第一区R1中的叠层结构100的顶表面，第一栅介电层220的顶表面与第二栅介电层320的顶表面(位于第二区R2中)低于栅间介电层120的顶表面(位于第一区R1中)。
控制栅极130位于第一区R1中，且设置于衬底10上并覆盖栅间介电层120。在本实施例中，由于隔离结构110的顶表面低于叠层结构100的顶表面(即，浮置栅极104的顶表面)且栅间介电层120共形地形成于衬底10上，因此，控制栅极130与浮置栅极104之间的耦合面积增加，从而可提高控制栅极130与浮置栅极104之间的耦合率，而使本实施例的存储器元件1具有较好的效能。
第一绝缘结构210位于第二区R2中，且设置于衬底10中。在本实施例中，第一绝缘结构210为浅沟道隔离结构。另外，在本实施例中，第一绝缘结构210的顶表面低于衬底10的顶表面10t1而暴露出衬底10的侧表面10s，其中衬底10的侧表面10s具有凹陷10D。
第一栅介电层220形成于衬底10的侧表面10s上与衬底10的顶表面10t1上。在本实施例中，第一栅介电层220共形地形成于衬底10的侧表面10s上与衬底10的顶表面10t1上。
第一栅极230位于第二区R2中，且设置于衬底10上并覆盖第一栅介电层220。另外，第一栅极230除了覆盖第一栅介电层220之外，还覆盖第一绝缘结构210。
在一些实施例中，第一栅极230的相对两侧可各自设置有第一源极区域(未示出)与第一漏极区域(未示出)，其中第一栅介电层220、第一栅极230、部分的衬底10(通道层)、第一源极区域与第一漏极区域可组成本实施例的第一晶体管T1。由于本实施例的第一绝缘结构210的顶表面低于衬底10的顶表面10t1而暴露出衬底10的侧表面10s，因此，形成于衬底10上的第一栅极230可覆盖衬底10的顶表面10t1与衬底10的侧表面10s，使得第一栅极230可三面控制通道层而使得阈值电压降低，且可借此抑制第一晶体管T1的漏电流的产生。此外，本实施例的通道层的宽度为两倍衬底10的侧表面10s的高度加上衬底10的顶表面10t1的宽度。由于通道层的宽度因此设计而增加，使得第一晶体管T1的驱动电流以及操作速度因此提升。另外，衬底10的侧表面10s由于具有凹陷10D而使第一栅极230可更容易地控制通道层。
第二绝缘结构310位于第二区R2中，且设置于衬底10中。在本实施例中，第二绝缘结构310为浅沟道隔离结构。另外，在本实施例中，第二绝缘结构310的顶表面高于衬底10的顶表面10t2。
第二栅介电层320位于第二区R2中，且覆盖衬底10。详细地说，第二栅介电层320例如形成于衬底10的顶表面10t2上。
第二栅极330位于第二区R2中，且设置于衬底10上并覆盖第二栅介电层320。另外，第二栅极330除了覆盖第二栅介电层320之外，还覆盖第二绝缘结构310。
在一些实施例中，第二栅极330的相对两侧可各自设置有第二源极区域(未示出)与第二漏极区域(未示出)，其中第二栅介电层320、第二栅极330、部分的衬底10(通道层)、第二源极区域与第二漏极区域可组成本实施例的第二晶体管T2。第二晶体管T2与上述的第一晶体管T1的主要差异在于：第二晶体管T2并未三面控制通道层，因此，第二晶体管T2具有的阈值电压高于第一晶体管T1的阈值电压，其可进一步阻止第二晶体管T2的漏电流的产生。
综上所述，本发明的存储器元件的第二区(周边电路区)同时包括有具备低阈值电压的金属氧化物半导体元件(第一晶体管)以及具备高阈值电压的金属氧化物半导体元件(第二晶体管)。通过使位于第二区(周边电路区)中的第一绝缘结构的顶表面低于衬底的顶表面而暴露出衬底的侧表面，因此，形成于衬底上的第一栅极可覆盖衬底的顶表面与衬底的侧表面，使得第一栅极可三面控制通道层而使得阈值电压降低，且可借此抑制第一晶体管的漏电流的产生。此外，通道层的宽度也因此设计而增加，使得第一晶体管的驱动电流以及操作速度也因此提升。
再者，根据本发明的存储器元件的制造方法可使用较少的掩模以在一芯片上同时形成具备低阈值电压的金属氧化物半导体元件(第一晶体管)以及具备高阈值电压的金属氧化物半导体元件(第二晶体管)，因此可降低制造成本。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器元件，包括：
衬底，具有第一区与第二区，其中所述第二区邻近所述第一区；
叠层结构，位于所述第一区中且设置于所述衬底上，其中所述叠层结构包括隧穿介电层以及浮置栅极，且所述隧穿介电层位于所述浮置栅极与所述衬底之间；
隔离结构，位于所述第一区中且设置于所述衬底中与所述叠层结构的两侧；
栅间介电层，位于所述第一区中且覆盖所述叠层结构与所述隔离结构；
控制栅极，位于所述第一区中且覆盖所述栅间介电层；
第一绝缘结构，位于所述第二区中且设置于所述衬底中，其中所述第一绝缘结构的顶表面低于所述衬底的顶表面而暴露出部分的所述衬底的侧表面；
第一栅介电层，位于所述第二区中且设置于所述衬底的所述顶表面与所述衬底的所述侧表面上，且所述第一栅介电层的顶表面低于所述栅间介电层的顶表面；以及
第一栅极，位于所述第二区中且覆盖所述第一栅介电层。
2.根据权利要求1所述的存储器元件，其中所述隔离结构的顶表面低于所述叠层结构的顶表面。
3.根据权利要求1所述的存储器元件，其中所述栅间介电层包括复合层，所述复合层包括氧化硅层与氮化硅层。
4.根据权利要求1所述的存储器元件，其中所述第一栅介电层位于所述第二区中的所述衬底的所述侧表面的凹陷上。
5.根据权利要求1所述的存储器元件，其中所述控制栅极的材料与所述第一栅极的材料包括多晶硅或金属。
6.根据权利要求1所述的存储器元件，其中所述第一栅介电层的材料包括SiO2、HfO2或ZrO2。
7.根据权利要求1所述的存储器元件，其更包括：
第二栅介电层，位于所述第二区中且设置于所述衬底上，其中所述第二栅介电层的顶表面低于所述栅间介电层的顶表面；以及
第二栅极，位于所述第二区中且覆盖所述第二栅介电层。
8.根据权利要求7所述的存储器元件，其中邻近于所述第二栅极的第二绝缘结构的顶表面高于所述衬底的所述顶表面。
9.一种存储器元件，包括：
衬底，具有第一区与第二区，其中所述第二区邻近所述第一区；
叠层结构，位于所述第一区中且设置于所述衬底上，其中所述叠层结构包括隧穿介电层以及浮置栅极，且所述隧穿介电层位于所述浮置栅极与所述衬底之间；
隔离结构，位于所述第一区中且设置于所述衬底中与所述叠层结构的两侧，其中所述隔离结构的顶表面低于所述叠层结构的顶表面；
栅间介电层，位于所述第一区中且覆盖所述叠层结构与所述隔离结构；
控制栅极，位于所述第一区中且覆盖所述栅间介电层；
第一绝缘结构，位于所述第二区中且设置于所述衬底中，其中所述第一绝缘结构的顶表面低于所述衬底的顶表面，且所述衬底的部分侧表面具有位于所述第一绝缘结构的所述顶表面上方的凹陷；
第一栅介电层，位于所述第二区中且设置于所述衬底的所述顶表面与所述衬底的所述凹陷上；以及
第一栅极，位于所述第二区中且覆盖所述第一栅介电层。
10.根据权利要求9所述的存储器元件，其中所述第一栅介电层的顶表面低于所述栅间介电层的顶表面。
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