TWI565035B - 記憶單元及其製造方法 - Google Patents

Description

記憶單元及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶單元及其製造方法。

非揮發性記憶體由於具有存入之資料在斷電後也不會消失之優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。特別是，快閃記憶體（flash memory）由於具有可多次進行資料之存入、讀取、抹除等操作，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

電荷捕捉快閃記憶體（charge-trapped flash memory）為目前常見的一種快閃記憶體。在電荷捕捉快閃記憶體中，利用由氧化物層-氮化物層-氧化物層所構成的電荷捕捉結構（即熟知的ONO層）取代浮置閘極。

隨著元件積集度的提高，元件尺寸不斷縮小，元件中每個構件的尺寸愈來愈小，彼此間的距離也愈來愈近。進而影響製程裕度，並導致閘極間的干擾。

本發明提供一種記憶單元及其製造方法，其製程具有足夠的製程裕度。

本發明提供一種記憶單元及其製造方法，其可以降低閘極間的干擾。

本發明提供一種記憶單元的製造方法，包括在基底上形成穿隧介電層與第一導體層。在穿隧介電層與第一導體層的兩側分別形成溝渠。於溝渠中分別形成絕緣層，絕緣層的表面低於第一導體層的表面，裸露出第一導體層的第一側壁。進行第一氧化製程，以於第一導體層的表面與第一側壁上形成第一氧化層。移除第一氧化層並移除部分絕緣層，以裸露出第一導體層的第二側壁，第二側壁呈階梯狀。進行第二氧化製程，以於第一導體層的表面與第二側壁形成第二氧化層。於第二氧化層以及絕緣層上形成一第一介電層。

在本發明之一實施例中，上述第一氧化製程與上述第二氧化製程包括濕式熱氧化法或乾式熱氧化法。

在本發明之一實施例中，上述濕式熱氧化法或乾式熱氧化法包括快速熱氧化（Rapid Thermal Oxidation，RTP）法或現場水汽生成（In Situ Steam Generation，ISSG）法。

在本發明之一實施例中，於上述溝渠中分別形成上述絕緣層的方法包括在上述基底上形成絕緣材料層，以填入上述溝渠中，並覆蓋上述第一導體層。進行平坦化製程，以移除上述第一導體層上的上述絕緣材料層，於上述溝渠中形成絕緣層。移除上述溝渠中部分的上述絕緣層。

在本發明之一實施例中，移除上述第一氧化層並移除部分上述絕緣層的方法包括濕式蝕刻法或乾式蝕刻法。

本發明提供一種記憶單元，包括第一導體層、穿隧介電層、階梯狀氧化層以及第一介電層。第一導體層位於基底上，其側壁呈階梯狀。穿隧介電層位於第一導體層與基底之間。階梯狀氧化層覆蓋於第一導體層的表面與側壁上。第一介電層覆蓋階梯狀氧化層。

在本發明之一實施例中，上述第一介電層呈階梯狀。

在本發明之一實施例中，上述記憶單元更包括第二介電層以及第二導體層。上述第二介電層位於上述第一介電層上。上述第二導體層位於上述第二介電層上，上述第二導體層覆蓋上述第一導體層。

在本發明之一實施例中，上述第一導體層包括上部、中部以及下部，上述上部的寬度小於上述中部的寬度，且上述中部的寬度小於上述下部的寬度。

在本發明之一實施例中，覆蓋在上述上部與上述中部之交界處的上述階梯狀氧化層的厚度小於覆蓋在上述上部之上述階梯狀氧化層的厚度，且小於覆蓋在上述中部之上述階梯狀氧化層的厚度。

基於上述，依據本發明實施例之記憶單元的製造方法，藉由至少兩側的熱氧化製程氧化第一導體層可以增加浮置閘極間的距離，避免後續在形成控制閘時產生孔隙，不僅可以提升製程裕度，而且可以降低閘極間的干擾。

依據本發明實施例之記憶單元的浮置閘的側壁呈階梯狀，與習知記憶單元相較，其閘極間的距離較寬且閘極間干擾較小。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至1K是依照本發明之一實施例所繪示的一種記憶體的製造方法的流程剖面示意圖。

請參照圖1A，於基底100上形成穿隧介電層102。基底100例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（semiconductor over insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。基底100可以具有摻雜，基底100的摻雜可以是P型或N型。P型的摻雜可以是IIIA族離子，例如是硼離子。N型摻雜可以是VA族離子，例如是砷或是磷。

穿隧介電層102可以由單材料層構成。單材料層例如是低介電常數材料或是高介電常數材料。低介電常數材料為介電常數低於4的介電材料，例如是氧化矽或氮氧化矽。高介電常數材料為介電常數高於4的介電材料，例如是HfAlO、HfO₂ 、Al₂ O₃ 或Si₃ N₄ 。穿隧介電層102也可以依據能隙工程理論（band-gap engineering (BE) theory）選擇可以提高注入電流的雙層堆疊結構或是多層堆疊結構。雙層堆疊結構例如是低介電常數材料與高介電常數材料所組成之雙層堆疊結構（以低介電常數材料/高介電常數材料表示），例如是氧化矽/HfSiO、氧化矽/HfO₂ 或是氧化矽/氮化矽。多層堆疊結構例如是低介電常數材料、高介電常數材料以及低介電常數材料所組成之多層堆疊結構（以低介電常數材料/高介電常數材料/低介電常數材料表示），例如是氧化矽/氮化矽/氧化矽或是氧化矽/Al₂ O₃ /氧化矽。穿隧介電層102的形成方法例如是熱氧化法或是化學氣相沈積法。

之後，在穿隧介電層102上形成第一導體層104。第一導體層104的材質例如是摻雜多晶矽、多晶矽化金屬或其組合之堆疊層、金屬層或可應用之導體，形成方法例如是利用化學氣相沈積法或是物理氣相沈積法。接著，在第一導體層104上形成圖案化罩幕層105。圖案化罩幕層105可以是單一材料層或是雙層材料層。在一實施例中，圖案化罩幕層105例如是圖案化的光阻層。

然後，請參照圖1B，以圖案化罩幕層105為罩幕，進行蝕刻製程，以圖案化第一導體層104以及穿隧介電層102，形成第一導體層104a以及穿隧介電層102a，並且於穿隧介電層102a與第一導體層104a的兩側分別形成溝渠106。蝕刻製程例如是非等向性蝕刻法，例如是乾式蝕刻法。

接著，請參照圖1C，移除圖案化罩幕層105，然後在基底100上形成絕緣材料層108，使絕緣材料填入溝渠106中，並覆蓋第一導體層104a。移除圖案化罩幕層105的方法例如是乾式移除法、濕式移除法或其組合。絕緣材料層108的材料可以是絕緣材料，例如是氧化矽或是硼磷矽玻璃，其形成的方法例如是化學氣相沈積法。

接著，請參照圖1D，移除第一導體層104a上的絕緣材料層108，並形成位於溝渠106中的絕緣層108a。移除的方法可以採用化學機械研磨製程來實施，但不以此為限。在另一個實施例中，也可以採用濕式蝕刻法來實施。

然後，請參照圖1E，移除溝渠106中部分的絕緣層108a，形成絕緣層108b。絕緣層108b的表面低於第一導體層104a的表面，並且裸露出第一導體層104a的側壁110a。移除部分絕緣層108a的方法例如是濕式蝕刻法或乾式蝕刻法。

接著，請參照圖1F，對第一導體層104a進行第一氧化製程，以形成第一導體層104b與覆蓋第一導體層104b表面與側壁110a的第一氧化層112。所述第一氧化製程包括濕式或乾式熱氧化法，例如快速熱氧化法或現場水汽生成法。第一氧化層112為第一導體層104a的表面部分氧化而成。第一氧化層112的材料包括二氧化矽、氮氧化矽或其它氧化物。

其後，請參照圖1G，移除第一氧化層112與部分絕緣層108b，以形成第一導體層104b以及絕緣層108c，裸露出第一導體層104b的側壁110b，側壁110b呈階梯狀。移除第一氧化層112與部分絕緣層108b的方法包括濕式蝕刻法或乾式蝕刻法。

接著，請參照圖1H，對第一導體層104b進行第二氧化製程，以形成第一導體層104c與第二氧化層114。所述第二氧化製程的實施方法可與所述第一氧化製程相同，包括濕式熱氧化法，例如快速熱氧化法或現場水汽生成法。第一導體層104c的側壁110c呈階梯狀。第二氧化層114覆蓋第一導體層104c表面與側壁110c，其材料包括二氧化矽、氮氧化矽其它氧化物。第二氧化層114為具有階梯狀側壁110b的第一導體層104b的表面部分氧化而成，因此第二氧化層114亦具有階梯狀，其厚度不均勻。第二氧化層114的厚度為40至50埃。

然後，請參照圖1I，於第二氧化層114以及絕緣層108c上形成介電層116與介電層118，介電層118位於介電層116上。介電層116的材料包括氮化矽或其他絕緣材料，形成的方法例如是化學氣相沈積法或熱氮化法。介電層118的材料包括二氧化矽或其他絕緣材料，形成的方法例如是化學氣相沈積法或熱氧化法。介電層116與介電層118可為階梯狀，並且可以是共型層。

接著，請參考圖1J，在介電層118上形成第二導體層120。第二導體層120的材料可與第一導體層104c相同，例如是摻雜多晶矽、多晶矽化金屬或其組合之堆疊層、金屬層或可應用之導體，形成方法例如是利用化學氣相沈積法或是物理氣相沈積法。由於第一導體層104c具有階梯狀的側壁，因此，在絕緣層108c上方、相鄰兩個記憶單元的第一導體層104c之間的間隙122為下窄上寬的開口，第二導體層120可以很輕易地填入間隙122之中，而不會有縫隙。

之後，請參照圖1K，將第二導體層120圖案化為第二導體層120a。第二導體層120a覆蓋多數個記憶單元的第一導體層104c與絕緣層108c。

請再次參照圖1K，本發明實施例的記憶單元10包括第一導體層104c、穿隧介電層102a、絕緣層108c、階梯狀的第二氧化層114、介電層116、介電層118以及第二導體層120a。

第一導體層104c可以做為記憶單元10的浮置閘。第一導體層104c的材料例如是摻雜多晶矽、多晶矽化金屬或其組合之堆疊層、金屬層或可應用之導體。第一導體層104c位於基底100上，其側壁110c呈階梯狀。更具體地說，第一導體層104c包括上部Pu、中部Pm以及下部Pb。上部Pu的寬度W1小於中部Pm的寬度W2，且中部Pm的寬度W2小於下部Pb的寬度W3。

穿隧介電層102a可以由單材料層構成。單材料層例如是低介電常數材料或是高介電常數材料。穿隧介電層102a位於第一導體層104c與基底100之間。穿隧介電層102也可以依據能隙工程理論選擇可以提高注入電流的雙層堆疊結構或是多層堆疊結構。

絕緣層108c做為隔離結構，用以隔離相鄰的兩個記憶單元10。絕緣層108c的材料可以是絕緣材料，例如是氧化矽或是硼磷矽玻璃。絕緣層108c位在第一導體層104c兩側的基底100之中。

第二氧化層114、介電層116與介電層118可以做為閘間介電層。第二氧化層114的材料包括二氧化矽、二氧化氮或其它氧化物。第二氧化層114覆蓋於第一導體層104c的表面與其側壁上。第二氧化層114亦具有階梯狀。第二氧化層114的厚度不均勻，其厚度為40至50埃。在一實施例中，覆蓋在第一導體層104c的上部Pu與中部Pm之交界處的第二氧化層114的厚度T2小於覆蓋在第一導體層104c的上部Pu之第二氧化層114的厚度T1，且小於覆蓋在第一導體層104c的中部Pm之第二氧化層114的厚度T3。

介電層116的材料包括氮化矽或其他絕緣材料。介電層116覆蓋階梯狀的第二氧化層114。介電層116可以是與下方的第二氧化層114共形，而具有階梯狀。

介電層118的材料包括二氧化矽或其他絕緣材料。介電層118覆蓋介電層116。介電層118可以是具有階梯狀。

第二導體層120a做為記憶單元10的控制閘。第二導體層120a覆蓋多數個記憶單元10的第一導體層104c，並且覆蓋隔離相鄰兩個記憶單元10的絕緣層108c。第二導體層120的材料可與第一導體層104c相同，例如是摻雜多晶矽、多晶矽化金屬或其組合之堆疊層、金屬層或可應用之導體。

綜上所述，本發明藉由至少兩側的熱氧化製程氧化第一導體層，可以增加浮置閘極間的距離，避免後續在形成控制閘時產生孔隙，不僅可以提升製程裕度，而且可以降低閘極間的干擾，並且本發明之製程能夠與現有製程整合。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧記憶單元
100‧‧‧基底
102、102a‧‧‧穿隧介電層
104、104a、104b、104c‧‧‧第一導體層
105‧‧‧圖案化罩幕層
106‧‧‧溝渠
108‧‧‧絕緣材料層
108a、108b、108c‧‧‧絕緣層
110a、110b、110c‧‧‧側壁
112‧‧‧第一氧化層
114‧‧‧第二氧化層
116、118‧‧‧介電層
120、120a‧‧‧第二導體層
122‧‧‧間隙
Pu‧‧‧上部
Pm‧‧‧中部
Pb‧‧‧下部
T1、T2、T3‧‧‧厚度
W1、W2、W3‧‧‧寬度

圖1A至1K是依照本發明之一實施例所繪示的一種記憶體的製造方法的流程剖面示意圖。

10‧‧‧記憶單元

100‧‧‧基底

102a‧‧‧穿隧介電層

104c‧‧‧第一導體層

106‧‧‧溝渠

108c‧‧‧絕緣層

110c‧‧‧側壁

114‧‧‧第二氧化層

116、118‧‧‧介電層

120a‧‧‧第二導體層

122‧‧‧間隙

Pu‧‧‧上部

Pm‧‧‧中部

Pb‧‧‧下部

W1、W2、W3‧‧‧寬度

Claims (10)

1. 一種記憶單元的製造方法，包括： 在一基底上形成一穿隧介電層與一第一導體層； 在所述穿隧介電層與所述第一導體層的兩側分別形成一溝渠； 於所述溝渠中分別形成一絕緣層，所述絕緣層的表面低於所述第一導體層的表面，裸露出所述第一導體層的一第一側壁； 進行一第一氧化製程，以於所述第一導體層的表面與所述第一側壁上形成一第一氧化層； 移除所述第一氧化層並移除部分所述絕緣層，以裸露出所述第一導體層的一第二側壁，所述第二側壁呈階梯狀； 進行一第二氧化製程，以於所述第一導體層的表面與所述第二側壁形成一第二氧化層；以及 於所述第二氧化層以及所述絕緣層上形成一第一介電層。
2. 如申請專利範圍第1項所述的記憶單元的製造方法，其中所述第一氧化製程與所述第二氧化製程包括濕式熱氧化法。
3. 如申請專利範圍第1項所述的記憶單元的製造方法，其中所述濕式熱氧化法包括快速熱氧化法或現場水汽生成法。
4. 如申請專利範圍第1項所述的記憶單元的製造方法，其中於所述溝渠中分別形成所述絕緣層的方法包括： 在所述基底上形成一絕緣材料層，以填入所述溝渠中，並覆蓋所述第一導體層； 進行一平坦化製程，以移除所述第一導體層上的所述絕緣材料層，於所述溝渠中形成一絕緣層；以及 移除所述溝渠中部分的所述絕緣層。
5. 如申請專利範圍第1項所述的記憶單元的製造方法，其中移除所述第一氧化層並移除部分所述絕緣層的方法包括濕式蝕刻法或乾式蝕刻法。
6. 一種記憶單元，包括： 一第一導體層，位於一基底上，所述第一導體層的一側壁呈階梯狀； 一穿隧介電層，位於所述第一導體層與所述基底之間； 一階梯狀氧化層，覆蓋於所述第一導體層的表面與所述側壁上；以及 一第一介電層，覆蓋所述階梯狀氧化層。
7. 如申請專利範圍第6項所述的記憶單元，其中所述第一介電層呈階梯狀。
8. 如申請專利範圍第6項所述的記憶單元，更包括： 一第二介電層，位於所述第一介電層上；以及 一第二導體層，位於所述第二介電層上，所述第二導體層覆蓋所述第一導體層。
9. 如申請專利範圍第6項所述的記憶單元，其中所述第一導體層包括一上部、一中部以及一下部，所述上部的寬度小於所述中部的寬度，且所述中部的寬度小於所述下部的寬度。
10. 如申請專利範圍第9項所述的記憶單元，其中覆蓋在所述上部與所述中部之交界處的所述階梯狀氧化層的厚度小於覆蓋在所述上部之所述階梯狀氧化層的厚度，且小於覆蓋在所述中部之所述階梯狀氧化層的厚度。