TWI780894B

TWI780894B - 記憶體結構及其製造方法

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Publication number: TWI780894B
Application number: TW110132983A
Authority: TW
Inventors: 楊文忠; 陳仕錫; 林威璋; 范聖為
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2021-09-06
Filing date: 2021-09-06
Publication date: 2022-10-11
Also published as: TW202312352A

Abstract

一種記憶體結構，包括基底、堆疊結構、第一氧化矽襯層與多個隔離結構。堆疊結構設置在基底上。堆疊結構包括第一介電層與浮置閘極。第一介電層位在浮置閘極與基底之間。第一氧化矽襯層設置在堆疊結構的側壁上。隔離結構位在基底中。堆疊結構位在相鄰兩個隔離結構之間。隔離結構覆蓋第一氧化矽襯層的側壁。第一氧化矽襯層的頂面高於第一介電層的頂面，且第一氧化矽襯層的底面低於第一介電層的底面且高於隔離結構的底面。

Description

記憶體結構及其製造方法

本發明實施例是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。

由於非揮發性記憶體(non-volatile memory)具有存入的資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。在利用浮置閘極(floating gate)儲存電荷的非揮發性記憶體中，記憶胞包括依序設置於基底上的穿隧介電層、浮置閘極、閘間介電層與控制閘極，且在記憶胞的側邊設置有隔離結構。

目前常見的隔離結構的製造方法是先形成可流動的隔離材料層，再對隔離材料層進行氧化製程與部分移除製程。上述氧化製程可提高隔離結構的氧原子的比例，以使得隔離結構具有良好的隔離效果。然而，氧化製程會將靠近穿隧介電層的部分基底及/或部分浮置閘極氧化而造成鳥嘴效應(bird’s beak)，進而降低記憶體元件的電性表現。

本發明提供一種記憶體結構及其製造方法，其可提升記憶體元件的電性表現。

本發明提出一種記憶體結構，包括基底、堆疊結構、第一氧化矽襯層與多個隔離結構。堆疊結構設置在基底上。堆疊結構包括第一介電層與浮置閘極。第一介電層位在浮置閘極與基底之間。第一氧化矽襯層設置在堆疊結構的側壁上。隔離結構位在基底中。堆疊結構位在相鄰兩個隔離結構之間。隔離結構覆蓋第一氧化矽襯層的側壁。第一氧化矽襯層的頂面高於第一介電層的頂面，且第一氧化矽襯層的底面低於第一介電層的底面且高於隔離結構的底面。

依照本發明的一實施例所述，在上述記憶體結構中，第一氧化矽襯層可在形成隔離結構的過程中由矽襯層轉變而成。

依照本發明的一實施例所述，在上述記憶體結構中，隔離結構可位在基底的溝渠中。第一氧化矽襯層的低於第一介電層的底面的部分的高度可為從第一介電層的底面至溝渠的底面的深度的10%至25%。

依照本發明的一實施例所述，在上述記憶體結構中，隔離結構的頂面與第一氧化矽襯層的頂面可低於浮置閘極的頂面且可高於基底的頂面。

依照本發明的一實施例所述，在上述記憶體結構中，更可包括第二氧化矽襯層、第二介電層與控制閘極。第二氧化矽襯層位在第一氧化矽襯層與堆疊結構之間、第一氧化矽襯層與基底之間以及隔離結構與基底之間。第二介電層設置在堆疊結構、隔離結構、第一氧化矽襯層與第二氧化矽襯層上。控制閘極設置在第二介電層上。

本發明提出一種記憶體結構的製造方法，包括以下步驟。提供基底。在基底上形成堆疊結構。堆疊結構包括第一介電層與浮置閘極。第一介電層位在浮置閘極與基底之間。在基底中形成多個溝渠。堆疊結構位在相鄰兩個溝渠之間。在堆疊結構的側壁上形成矽襯層。矽襯層的頂面高於第一介電層的頂面，且矽襯層的底面低於第一介電層的底面且高於溝渠的底面。在溝渠中形成隔離結構。在形成隔離結構的過程中，將矽襯層轉變為第一氧化矽襯層。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，矽襯層的形成方法可包括以下步驟。形成填入溝渠的硬罩幕材料層。對硬罩幕材料層進行回蝕刻製程，而形成硬罩幕層。硬罩幕層的頂面可低於第一介電層的底面。在堆疊結構、基底與硬罩幕層上共形地形成矽材料層。對矽材料層進行回蝕刻製程，而形成矽襯層。在形成矽襯層之後，可移除硬罩幕層。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，更可包括以下步驟。對矽襯層進行修整製程，以降低矽襯層的厚度。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，隔離結構的形成方法可包括以下步驟。在堆疊結構上與溝渠中形成隔離材料層。隔離材料層的材料可為旋塗式介電質(spin-on dielectric，SOD)。進行水蒸氣氧化製程，以對隔離材料層進行氧化與固化。水蒸氣氧化製程可將矽襯層轉變為第一氧化矽襯層。在對隔離材料層進行氧化與固化後，移除部分隔離材料層，而形成隔離結構。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，更可包括以下步驟。在第一氧化矽襯層與堆疊結構之間、第一氧化矽襯層與基底之間以及隔離結構與基底之間形成第二氧化矽襯層。在堆疊結構、隔離結構、第一氧化矽襯層與第二氧化矽襯層上形成第二介電層。在第二介電層上形成控制閘極。

基於上述，在本發明所提出的記憶體結構中，由於第一氧化矽襯層的頂面高於第一介電層的頂面，且第一氧化矽襯層的底面低於第一介電層的底面且高於隔離結構的底面，因此可防止產生鳥嘴效應，進而提升記憶體元件的電性表現。此外，在本發明所提出的記憶體結構的製造方法中，矽襯層的頂面高於第一介電層的頂面，矽襯層的底面低於第一介電層的底面且高於溝渠的底面，且矽襯層可阻擋水蒸氣或氧氣擴散至第一介電層。因此，矽襯層可防止在形成隔離結構的過程中產生鳥嘴效應，進而提升記憶體元件的電性表現。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1L為根據本發明一實施例的記憶體結構的製造流程剖面圖。

請參照圖1A，提供基底100。基底100可為半導體基底，如矽基底。接著，在基底100上形成堆疊結構102。堆疊結構102包括介電層104與浮置閘極106。介電層104位在浮置閘極106與基底100之間。介電層104可用以作為穿隧介電層。介電層104的材料例如是氧化矽。浮置閘極106的材料例如是摻雜多晶矽、未摻雜多晶矽或其組合。此外，堆疊結構102更可包括硬罩幕層108。硬罩幕層108的材料例如是氮化矽。此外，在基底100中形成多個溝渠T。堆疊結構102位在相鄰兩個溝渠T之間。溝渠T可延伸至堆疊結構102的側邊。

在一些實施例中，堆疊結構102與溝渠T的形成方法可包括以下步驟，但本發明並不以此為限。首先，可在基底100上依序形成介電材料層(未示出)、浮置閘極材料層(未示出)與硬罩幕材料層(未示出)。接著，可依序對硬罩幕材料層、浮置閘極材料層、介電材料層與基底100進行圖案化製程，而形成硬罩幕層108、浮置閘極106、介電層104與溝渠T。

請參照圖1B，可在堆疊結構102與溝渠T的表面上共形地形成氧化矽層110。氧化矽層110的形成方法例如是熱氧化法(如，臨場蒸氣產生(in-situ steam generation，ISSG)法)、化學氣相沉積法、原子層沉積法或其組合。

請參照圖1C，可形成填入溝渠T的硬罩幕材料層112。硬罩幕材料層112的材料例如是氮化矽。硬罩幕材料層112的形成方法例如是化學氣相沉積法。

請參照圖1D，可對硬罩幕材料層112進行回蝕刻製程，而形成硬罩幕層112a。硬罩幕層112a的頂面112T可低於介電層104的底面104B。上述回蝕刻製程例如是乾式蝕刻製程。

請參照圖1E，可在堆疊結構102、基底100與硬罩幕層112a上共形地形成矽材料層114。在本實施例中，矽材料層114可共形地形成在氧化矽層110與硬罩幕層112a上。矽材料層114的材料例如是非晶矽或多晶矽。矽材料層114的形成方法例如是化學氣相沉積法。

請參照圖1F，可對矽材料層114進行回蝕刻製程，而形成矽襯層114a。藉此，可在堆疊結構102的側壁上形成矽襯層114a。矽襯層114a的頂面114T高於介電層104的頂面104T，且矽襯層114a的底面114B低於介電層104的底面104B且高於溝渠T的底面TB。矽襯層114a的低於介電層104的底面104B的部分P1的高度H1可為從介電層104的底面104B至溝渠T的底面TB的深度D的10%至25%。上述回蝕刻製程例如是乾式蝕刻製程。

請參照圖1G，可對矽襯層114a進行修整製程，以降低矽襯層114a的厚度。上述修整製程例如是濕式蝕刻製程。舉例來說，濕式蝕刻製程所使用的濕式蝕刻劑可包括經稀釋的氨水與過氧化氫的混合溶液(ammonia and hydrogen peroxide mixture，APM)。

請參照圖1H，在形成矽襯層114a之後，可移除硬罩幕層112a。硬罩幕層112a的移除方法例如是濕式蝕刻法。

請參照圖1I，可在堆疊結構102上與溝渠T中形成隔離材料層116。在本實施例中，隔離材料層116可覆蓋氧化矽層110與矽襯層114a。此外，隔離材料層116的材料可為旋塗式介電質。舉例來說，旋塗式介電質可含有矽(Si)、碳(C)、氮(N)與氧(O)等元素。隔離材料層116的形成方法例如是旋轉塗佈法。

請參照圖1J，可進行水蒸氣氧化製程，以對隔離材料層116進行氧化與固化。藉由水蒸氣氧化製程對隔離材料層116進行氧化，可提升隔離材料層116中的氧原子的比例，因此可使隔離材料層116具有更好的隔離效果。此外，水蒸氣氧化製程可將矽襯層114a轉變為氧化矽襯層118，亦即氧化矽襯層118可源自於矽襯層114a。上述水蒸氣氧化製程可藉由水蒸汽或氧氣與氫氣的混合氣體對隔離材料層116進行氧化與固化。

請參照圖1K，在對隔離材料層116進行氧化與固化後，可移除部分隔離材料層116，而形成隔離結構116a。藉此，可在溝渠T中形成隔離結構116a。在本實施例中，藉由上述方法，可在形成隔離結構116a的過程(如圖1J的步驟)中，將矽襯層114a轉變為氧化矽襯層118。換言之，氧化矽襯層118可在形成隔離結構116a的過程(如圖1J的步驟)中由矽襯層114a轉變而成。

此外，可移除部分氧化矽層110而形成氧化矽襯層110a。另外，可移除部分氧化矽襯層118而形成氧化矽襯層118a。藉此，可在氧化矽襯層118a與堆疊結構102之間、氧化矽襯層118a與基底100之間以及隔離結構116a與基底100之間形成氧化矽襯層110a。在一些實施例中，隔離結構116a、氧化矽襯層110a與氧化矽襯層118a的形成方法可包括以下步驟，但本發明並不以此為限。首先，可利用硬罩幕層108作為終止層，對隔離材料層116、氧化矽層110與氧化矽襯層118進行化學機械研磨製程，以移除部分隔離材料層116、部分氧化矽層110與部分氧化矽襯層118。接著，可對隔離材料層116、氧化矽層110與氧化矽襯層118進行回蝕刻製程(如，乾式蝕刻製程)，以移除部分隔離材料層116、部分氧化矽層110與部分氧化矽襯層118，而形成隔離結構116a、氧化矽襯層110a與氧化矽襯層118a。

隔離結構116a覆蓋氧化矽襯層118a的側壁。氧化矽襯層118a的頂面118T高於介電層104的頂面104T，且氧化矽襯層118a的底面118B低於介電層104的底面104B且高於隔離結構116a的底面116B。此外，氧化矽襯層118a的低於介電層104的底面104B的部分P2的高度H2可為從介電層104的底面104B至溝渠T的底面TB的深度D的10%至25%。另外，隔離結構116a的頂面116T、氧化矽襯層118a的頂面118T與氧化矽襯層110a的頂面110T可低於浮置閘極106的頂面106T且可高於基底100的頂面100T。

請參照圖1L，可移除硬罩幕層108。硬罩幕層108的移除方法例如是濕式蝕刻法。接著，可在堆疊結構102、隔離結構116a、氧化矽襯層118a與氧化矽襯層110a上形成介電層120。介電層120可用以作為閘間介電層。介電層120可為單層結構或多層結構。介電層120的材料可為氧化矽、氮化矽或其組合。舉例來說，介電層120可為由氧化矽層與氮化矽層組成的複合層。

然後，可在介電層120上形成控制閘極122。控制閘極122的材料例如是摻雜多晶矽。控制閘極122的形成方法例如是化學氣相沉積法。在一些實施例中，可對控制閘極122進行圖案化，以獲得具有所需形狀的控制閘極122。

基於上述實施例可知，在上述記憶體結構10的製造方法中，矽襯層114a的頂面114T高於介電層104的頂面104T，矽襯層114a的底面114B低於介電層104的底面104B且高於溝渠T的底面TB，且矽襯層114a可阻擋水蒸氣或氧氣擴散至介電層104。因此，矽襯層114a可防止在形成隔離結構116a的過程中產生鳥嘴效應，進而提升記憶體元件的電性表現。

以下，藉由圖1L來說明上述實施例的記憶體結構10。此外，雖然記憶體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1L，記憶體結構10包括基底100、堆疊結構102、氧化矽襯層118a與多個隔離結構116a。記憶體結構10可為非揮發性記憶體，如快閃記憶體。堆疊結構102設置在基底100上。堆疊結構102包括介電層104與浮置閘極106。介電層104位在浮置閘極106與基底100之間。氧化矽襯層118a設置在堆疊結構102的側壁上。隔離結構116a位在基底100中。堆疊結構102位在相鄰兩個隔離結構116a之間。隔離結構116a可位在基底100的溝渠T中。隔離結構116a覆蓋氧化矽襯層118a的側壁。氧化矽襯層118a的頂面118T高於介電層104的頂面104T，且氧化矽襯層118a的底面118B低於介電層104的底面104B且高於隔離結構116a的底面116B。

此外，記憶體結構10更可包括氧化矽襯層110a、介電層120與控制閘極122。氧化矽襯層110a位在氧化矽襯層118a與堆疊結構102之間、氧化矽襯層118a與基底100之間以及隔離結構116a與基底100之間。介電層120設置在堆疊結構102、隔離結構116a、氧化矽襯層118a與氧化矽襯層110a上。控制閘極122設置在介電層120上。此外，記憶體結構10中的各構件的材料、設置方式、形成方法與功效已於上述實施例進行詳盡地說明，於此不再說明。

基於上述實施例可知，在記憶體結構10中，由於氧化矽襯層118a的頂面118T高於介電層104的頂面104T，且氧化矽襯層118a的底面118B低於介電層104的底面104B且高於隔離結構116a的底面116B，因此可防止產生鳥嘴效應，進而提升記憶體元件的電性表現。

綜上所述，上述實施例的記憶體結構及其製造方法可防止在形成隔離結構的過程中產生鳥嘴效應，進而提升記憶體元件的電性表現。舉例來說，上述實施例的記憶體結構及其製造方法可防止通道寬度變短、可提升臨界電壓(threshold voltage，Vt)的穩定性、以及可提升記憶體元件的可靠度(reliability)與耐久性(endurance)。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:記憶體結構 100:基底 100T, 104T, 106T, 110T, 112T, 114T, 116T, 118T:頂面 102:堆疊結構 104, 120:介電層 104B, 114B, 116B, 118B, TB:底面 106:浮置閘極 108, 112a:硬罩幕層 110:氧化矽層 110a, 118, 118a:氧化矽襯層 112:硬罩幕材料層 114:矽材料層 114a:矽襯層 116:隔離材料層 116a:隔離結構 122:控制閘極 D:深度 H1, H2:高度 P1, P2:部分 T:溝渠

10:記憶體結構

100:基底

100T,104T,106T,110T,116T,118T:頂面

102:堆疊結構

104,120:介電層

104B,116B,118B,TB:底面

106:浮置閘極

110a,118a:氧化矽襯層

116a:隔離結構

122:控制閘極

D:深度

H2:高度

P2:部分

T:溝渠

Claims

一種記憶體結構，包括：基底；堆疊結構，設置在所述基底上，其中所述堆疊結構包括第一介電層與浮置閘極，且所述第一介電層位在所述浮置閘極與所述基底之間；第一氧化矽襯層，設置在所述堆疊結構的側壁上；以及多個隔離結構，位在所述基底中，其中所述堆疊結構位在相鄰兩個所述隔離結構之間，所述隔離結構覆蓋所述第一氧化矽襯層的側壁，所述第一氧化矽襯層的頂面高於所述第一介電層的頂面，所述第一氧化矽襯層的底面低於所述第一介電層的底面且高於所述隔離結構的底面，且所述第一氧化矽襯層是在形成所述隔離結構的過程中由矽襯層轉變而成。
如請求項1所述的記憶體結構，其中所述隔離結構位在所述基底的溝渠中，且所述第一氧化矽襯層的低於所述第一介電層的底面的部分的高度為從所述第一介電層的底面至所述溝渠的底面的深度的10%至25%。
如請求項1所述的記憶體結構，其中所述隔離結構的頂面與所述第一氧化矽襯層的頂面低於所述浮置閘極的頂面且高於所述基底的頂面。
如請求項1所述的記憶體結構，更包括：第二氧化矽襯層，位在所述第一氧化矽襯層與所述堆疊結構之間、所述第一氧化矽襯層與所述基底之間以及所述隔離結構與所述基底之間；第二介電層，設置在所述堆疊結構、所述隔離結構、所述第一氧化矽襯層與所述第二氧化矽襯層上；以及控制閘極，設置在所述第二介電層上。
一種記憶體結構的製造方法，包括：提供基底；在所述基底上形成堆疊結構，其中所述堆疊結構包括第一介電層與浮置閘極，且所述第一介電層位在所述浮置閘極與所述基底之間；在所述基底中形成多個溝渠，其中所述堆疊結構位在相鄰兩個所述溝渠之間；在所述堆疊結構的側壁上形成矽襯層，其中所述矽襯層的頂面高於所述第一介電層的頂面，且所述矽襯層的底面低於所述第一介電層的底面且高於所述溝渠的底面；以及在所述溝渠中形成隔離結構，其中在形成所述隔離結構的過程中，將所述矽襯層轉變為第一氧化矽襯層。
如請求項5所述的記憶體結構的製造方法，其中所述矽襯層的形成方法包括：形成填入所述溝渠的硬罩幕材料層；對所述硬罩幕材料層進行回蝕刻製程，而形成硬罩幕層，其中所述硬罩幕層的頂面低於所述第一介電層的底面；在所述堆疊結構、所述基底與所述硬罩幕層上共形地形成矽材料層；以及對所述矽材料層進行回蝕刻製程，而形成所述矽襯層，其中在形成所述矽襯層之後，移除所述硬罩幕層。
如請求項5所述的記憶體結構的製造方法，更包括：對所述矽襯層進行修整製程，以降低所述矽襯層的厚度。
如請求項5所述的記憶體結構的製造方法，其中所述隔離結構的形成方法包括：在所述堆疊結構上與所述溝渠中形成隔離材料層，其中所述隔離材料層的材料包括旋塗式介電質；進行水蒸氣氧化製程，以對所述隔離材料層進行氧化與固化，其中所述水蒸氣氧化製程將所述矽襯層轉變為所述第一氧化矽襯層；以及在對所述隔離材料層進行氧化與固化後，移除部分所述隔離材料層，而形成所述隔離結構。
如請求項5所述的記憶體結構的製造方法，更包括：在所述第一氧化矽襯層與所述堆疊結構之間、所述第一氧化矽襯層與所述基底之間以及所述隔離結構與所述基底之間形成第二氧化矽襯層；在所述堆疊結構、所述隔離結構、所述第一氧化矽襯層與所述第二氧化矽襯層上形成第二介電層；以及在所述第二介電層上形成控制閘極。