KR20170116209A - 항복 전압이 높은 ⅲ-n 공핍 모드 mos 커패시터들 - Google Patents
항복 전압이 높은 ⅲ-n 공핍 모드 mos 커패시터들 Download PDFInfo
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Abstract
Ⅲ-N 고 전압 MOS 커패시터들, 및 적어도 하나의 Ⅲ-N MOS 커패시터를 집적하여 높은 항복 전압들(BV: Breakdown Voltages)을 가능하게 하여 고 전압 및/또는 고 전력 회로들을 구현할 수 있는 SoC(System on Chip) 솔루션들. 4V 보다 큰 항복 전압들은 RFIC 및/또는 PMIC에서 커패시터들을 직렬 연결할 필요성을 회피함으로써 달성될 수 있다. 실시예들에서는, 2DEG(two Dimensional Electron Gas)가 0V 아래의 임계 전압들에서 형성되는 GaN 층을 포함하는 공핍 모드 Ⅲ-N 커패시터들이, 평면형 및 비-평면형 실리콘 CMOS 트랜지스터 기술들 등 Ⅳ족 트랜지스터 아키텍쳐들과 모놀리식으로 집적된다. 실시예들에서, 실리콘 기판들은 에칭되어 그 위에 GaN 층 및 Ⅲ-N 장벽 층이 형성되는 (111) 에피택셜 성장 표면을 제공한다. 실시예들에서, 고유전율 유전체 층이 퇴적되고, 커패시터 단자 콘택트들은 2DEG를 향하여 유전체 층 위에 형성된다.
Description
본 발명의 실시예들은 일반적으로 마이크로 전자 디바이스들에 관한 것으로, 보다 구체적으로는 Ⅲ족-N MOS 커패시터들 및 이들의 실리콘-기반 액티브 디바이스들과의 집적화에 관한 것이다.
모바일 컴퓨팅(예를 들어, 스마트 폰 및 태블릿) 시장들은 보다 소형인 컴포넌트 형태 인자들(form factors) 및 보다 낮은 전력 소모로부터 이익을 얻는다. 스마트 폰들 및 태블릿들에 대한 현재의 플랫폼 솔루션들은 회로 보드 상에 장착되는 다수 패키지화된 집적 회로들(ICs)에 의존하기 때문에, 보다 적고 보다 전력 효율적인 형태 인자들로의 더 이상의 스케일링이 제한된다. 예를 들어, 오늘날 스마트 폰은, 개별 논리 프로세서 IC 외에도, 개별 전력 관리 IC(PMIC), 무선 주파수 IC(RFIC), 및 WiFi/Bluetooth/GPS IC를 포함할 것이다. 시스템-온-칩(SoC) 아키텍처들은 보드 레벨 컴포넌트 집적화에 의해 매칭될 수 없는 스케일링의 이점을 제공한다.
트랜지스터들 외에도, 커패시터들 및 인덕터들 등 패시브들은 PMIC들 및 RFIC들에서 주요한 컴포넌트들이다. PMIC에서, 커패시터들은 스위칭 DC-DC 변환기들에서 필터들 및 전하 스토리지 엘리먼트들로서 이용된다. RFIC에서, 커패시터들은 DC 차단 및 정합 네트워크 엘리먼트들에 사용된다. 종래의 온-칩 MIM(Metal-Insulator-Metal) 커패시터들은 오늘날 통상적으로 1V의 최대 레이팅을 갖고, 절연체는 보다 높은 전압들에 스트레스를 받으면 비가역적으로 손상될 것이다. PMIC 및 RFIC 애플리케이션들에서, 1V를 초과하는 전압들은 드물지 않으며, MIM 유전체 두께에 대한 제한들 때문에, 일부 구현들은 다수의 커패시터들을 직렬로 접속한다(예를 들어, 4V 동작을 허용하도록 직렬 연결된 4개의 1V 레이팅된 MIM 커패시터들). 그러나, 직렬 접속 MIM들은 다수의 상호접속 금속 레벨들 및 큰 커패시터 영역을 요구한다. 이와 같이, 커패시터들은 종종 PMIC 및 RFIC의 상당한 부분을 차지한다. 일부 구현들에서는, 칩 영역의 3분의 1 이상이 커패시터들에 의해 차지될 수 있다.
본 발명의 실시예들은, 제한으로서가 아니라 예로서 도시되며, 도면들과 관련하여 고려될 때 이하의 상세한 설명을 참조하여 보다 충분히 이해될 수 있다.
도 1a 및 1b는, 일 실시예에 따른, 평면형 Ⅲ-N MOS 커패시터의 횡단면도를 도시한다.
도 2a 및 2b는, 일 실시예에 따른, 평면형 Ⅲ-N MOS 커패시터의 횡단면도를 도시한다.
도 3은, 일 실시예에 따른, 평면형 Ⅲ-N MOS 커패시터에 대한 성능 데이터를 보여주는 실험 데이터를 도시한다.
도 4a 및 4b는, 일 실시예에 따른, 비-평면형 Ⅲ-N MOS 커패시터의 투영도 및 횡단면도를 도시한다.
도 5는, 일 실시예에 따른, 모바일 컴퓨팅 디바이스 플랫폼의 투영도 및 이러한 모바일 플랫폼에 의해 이용되는 마이크로전자 디바이스의 개략도를 도시한다.
도 6은 일 실시예에 따른 컴퓨팅 디바이스의 기능 블럭도를 도시한다.
도 7은, 일 실시예에 따라, 동일 실리콘 기판 상에 실리콘-기반 트랜지스터들과 Ⅲ-N MOS 커패시터를 제조하는 방법을 도시하는 흐름도이다.
도 8, 9a, 9b, 9c, 9d, 10a, 10b 및 10c는, 일 실시예에 따라, 동일 실리콘 기판 상에 실리콘-기반 트랜지스터들과 집적되는 Ⅲ-N MOS 커패시터의 횡단면도들을 도시한다.
도 11은, 일 실시예에 따라, 비-평면형 Ⅲ-N MOS 커패시터에 적합한 방식으로 단결정 실리콘 기판 상에 성장된 Ⅲ-N 반도체 결정 극성의 투영도이다.
도 1a 및 1b는, 일 실시예에 따른, 평면형 Ⅲ-N MOS 커패시터의 횡단면도를 도시한다.
도 2a 및 2b는, 일 실시예에 따른, 평면형 Ⅲ-N MOS 커패시터의 횡단면도를 도시한다.
도 3은, 일 실시예에 따른, 평면형 Ⅲ-N MOS 커패시터에 대한 성능 데이터를 보여주는 실험 데이터를 도시한다.
도 4a 및 4b는, 일 실시예에 따른, 비-평면형 Ⅲ-N MOS 커패시터의 투영도 및 횡단면도를 도시한다.
도 5는, 일 실시예에 따른, 모바일 컴퓨팅 디바이스 플랫폼의 투영도 및 이러한 모바일 플랫폼에 의해 이용되는 마이크로전자 디바이스의 개략도를 도시한다.
도 6은 일 실시예에 따른 컴퓨팅 디바이스의 기능 블럭도를 도시한다.
도 7은, 일 실시예에 따라, 동일 실리콘 기판 상에 실리콘-기반 트랜지스터들과 Ⅲ-N MOS 커패시터를 제조하는 방법을 도시하는 흐름도이다.
도 8, 9a, 9b, 9c, 9d, 10a, 10b 및 10c는, 일 실시예에 따라, 동일 실리콘 기판 상에 실리콘-기반 트랜지스터들과 집적되는 Ⅲ-N MOS 커패시터의 횡단면도들을 도시한다.
도 11은, 일 실시예에 따라, 비-평면형 Ⅲ-N MOS 커패시터에 적합한 방식으로 단결정 실리콘 기판 상에 성장된 Ⅲ-N 반도체 결정 극성의 투영도이다.
이하의 설명에서는, 많은 상세들이 기술되지만, 이 분야의 통상의 기술자에게는, 본 발명이 이러한 특정 상세들 없이도 실시될 수 있다는 점이 명백할 것이다. 일부 경우들에서, 공지된 방법들 및 장치들은, 본 발명을 모호하게 하지 않도록, 상세히 보다는 블럭도 형태로 도시된다. 본 명세서 전반에 걸쳐 "일 실시예"라는 언급은, 해당 실시예와 관련하여 개시된 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 점을 의미한다. 따라서, 본 명세서 전반에 걸쳐 여러 곳에서 "일 실시예에서"라는 문구의 출현들이 반드시 본 발명의 동일 실시예를 언급하는 것은 아니다. 또한, 그러한 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의 적절한 방식으로 조합될 수 있다. 예를 들어, 두 실시예들이 상호 배타적이지 않는 어디든 제1 실시예가 제 2 실시예와 조합될 수 있다.
"연결된(coupled)" 및 "접속된(connected)"이라는 용어들은, 이들의 파생어와 함께, 본 명세서에서 컴포넌트들 사이의 구조적 관계를 개시하는데 사용될 수 있다. 이들 용어가 상호 동의어로서 의도되는 것은 아니라는 점이 이해되어야 한다. 오히려, 특정 실시예에서, "접속된"이란 2 이상의 엘리먼트들이 상호 직접적인 물리적 또는 전기적 접촉을 이루고 있다는 점을 나타내는데 사용될 수 있다. "연결된"이란 2 이상의 엘리먼트들이 상호 직접적인 또는 간접적인(그들 사이에 다른 중간 엘리먼트가 있음) 물리적 또는 전기적 접촉하을 이루고 있다는 점, 및/또는 2 이상의 엘리먼트가 (예를 들어, 인과 관계에서와 같이) 상호 협력하거나 상호작용하고 있다는 점을 나타내는데 사용될 수 있다.
본 명세서에 사용되는 바와 같은 "위에(over)", "아래에(under)", "사이에(between)", 및 "상에(on)"라는 용어들은 다른 층들에 대한 하나의 재료층의 상대적 위치를 말한다. 이와 같이, 예를 들어, 다른 층 위에 또는 아래에 배치되는 하나의 층은 다른 층과 직접 접촉할 수 있거나 또는 하나 이상의 중간층들을 가질 수 있다. 또한, 두 층들 사이에 배치되는 하나의 층은 두 층들과 직접 접촉할 수 있거나 또는 하나 이상의 중간층들을 가질 수 있다. 반면에, 제2 층 "상"의 제1 층은 해당 제2 층과 직접 접촉한다
본 명세서에는, Ⅲ-N 고 전압 MOS 커패시터들 및 이러한 Ⅲ-N MOS 커패시터들을 집적하여 고 전압 및/또는 고 전력 회로들을 구현하는 SoC 솔루션들이 개시된다. 4V 보다 큰 항복 전압들이 각각의 Ⅲ-N MOS 커패시터에 대해 달성될 수 있고, 실리콘 MOS 커패시터들 또는 MIM 커패시터들에 대해서는 이보다 훨씬 높은 항복 전압들이 가능하여, 직렬 연결되는 커패시터 회로들 필요없이 RFIC 및/또는 PMIC에서 발견되는 보다 높은 전압들을 수용한다. 예를 들어, 그렇지 않으면 4개의 직렬 접속되는 종래의 MIM 커패시터들이 요구되는 경우에 단일 Ⅲ-N MOS 커패시터가 사용될 수 있다. Ⅲ-N MOS 커패시터가 충분히 높은 용량(예를 들어, 종래의 MIM의 용량의 적어도 1/3)을 갖는 실시예들에 대해서, 커패시터 영역에서의 전체적인 감소가 달성될 수 있어, 집적화의 형태 인자 축소 및/또는 보다 높은 레벨들을 가능하게 한다. 또한, Ⅲ-N MOS 커패시터들의 사용을 통해 금속화 라우팅에서의 감소(예를 들어, 2 금속 레벨들 보다는 1 금속 레벨)가 실현될 수 있다.
특정 실시예들에서는, 고 전력 무선 데이터 송신 및/또는 고 전압 전력 관리 기능들을 저 전력 CMOS 논리 데이터 처리와 함께 집적하는 SoC 아키텍처들에 Ⅲ-N MOS 커패시터들이 이용된다. Ⅲ-N MOS 커패시터들에 의해 수용될 수 있는 고 전압 동작은 무선 데이터 송신 애플리케이션들에 대해 높은 RF 출력 전력이 생성될 수 있게 한다. 고 전압 능력은 또한 감소된 사이즈의 유도성 엘리먼트들을 사용하는 DC-to-DC 변환기들에서의 고속 스위칭 애플리케이션들에 대해 본 명세서에 개시되는 Ⅲ-N MOS 커패시터들이 적용될 수 있게 한다. 전력 증폭 및 DC-to-DC 스위칭 애플리케이션들 양자 모두가 스마트폰들, 태블릿들 및 기타 모바일 플랫폼들에서 주요한 기능 블럭들이므로, 본 명세서에 개시되는 구조들은 이러한 디바이스들에 대한 SoC 솔루션에 유리하게 사용될 수 있다.
실시예들에서, Ⅲ-N MOS 커패시터는 n-형 공핍 모드 디바이스이고, 0V 아래의 커패시터 노드 전압에서 다른 Ⅲ-N 층과의 헤테로인터페이스(heterointerface)에 2DEG(two Dimensional Electron Gas)가 형성되는 GaN 층을 포함한다. Ⅲ-N MOS 커패시터는 또한 종래의 실리콘 MOS 커패시터에 비해 바람직한 LCR 특성들을 갖는데, 이는 커패시터 단자 저항을 효과적으로 감소시키는 높은 2DEG 농도들에 적어도 일부가 기인한다. Ⅲ-N MOS 커패시터 실시예들은 다수 단자들이 공통 커패시터 노드 전압에 연결되는 2 단자 및 3 단자 설계들을 포함한다. 다른 실시예들에서는, Ⅲ-N MOS 커패시터가, SoC 아키텍처의 일부로서 평면형 및 비-평면형 실리콘 CMOS 트랜지스터 기술들 등 Ⅳ족 트랜지스터 아키텍처들과 모놀리식으로 집적된다(monolithically integrated). 이러한 특정 실시예들에서는, 실리콘 기판들이 에칭되어, GaN 층 및 Ⅲ-N 장벽층이 그 위에 형성되는 (111) 에피택셜 성장 시딩 표면(seeding surface)을 제공한다. 고유전율(high-K) 유전체 층이 퇴적되고, 2DEG로의 콘택트가 유전체 층 위에 형성된다.
Ⅲ-N MOS 커패시터들의 실시예들은 평면형 형태 및 비-평면형 형태를 포함한다. 도 1a 및 1b는, 일 실시예에 따른, 평면형 Ⅲ-N MOS 커패시터(101)의 횡단면도를 도시하는 것으로, 에피택셜 GaN 층이 실리콘 표면 상에 바로 배치된다. 도 2a 및 2b는, 일 실시예에 따른, 평면형 Ⅲ-N MOS 커패시터(201)의 횡단면도를 도시하는 것으로, 에피택셜 GaN 층이 실리콘 표면 상에 배치되는 중간 버퍼 층 상에 배치된다. 도 4a 및 4b는, 일 실시예에 따른, 비-평면형 Ⅲ-N MOS 커패시터(401)의 투영도 및 횡단면도를 도시한다.
실시예들에서, Ⅲ-N MOS 커패시터는 (001) 또는 (110) 실리콘 기판 위에 배치된다. 먼저, 도 1a, 및 도 1a에서의 점선 a-a'로 표시되는 평면을 따르는 횡단면도인 도 1b를 참조하면, 평면형 Ⅲ-N MOS 커패시터(101)가 (001) 실리콘 기판(102) 위에 배치된다. Ⅲ-질화물들의 에피택셜 성장의 품질은 하부 기판과 Ⅲ-질화물 재료 사이의 격자 부정합에 의존한다. GaN 등 Ⅲ족-질화물은 우르츠광(wurtzite) 결정 구조를 가지며, 격자 상수 a가 비교적 작고(~3.189Å), 따라서 종래의 실리콘 기판들에 대한 부정합이 크다(격자 상수 a가 ~5.43Å인 실리콘의 (001) 및 (110) 평면들 양자 모두에 대해 ~41%임). 격자 파라미터가 오로지 3.84Å인 실리콘 (111) 평면이 GaN에 대해 보다 적은 부정합(~17%)을 제공한다. 따라서, 보다 품질이 우수한 GaN 막들이 (111) 실리콘 기판들 상에 에피택셜 성장될 수 있다. 그러나, (111) 실리콘 기판들은 훨씬 많이 비싸고 실제로 현재에는 오로지 200 mm까지의 사이즈로 제한된다. 기판 사이즈에 있어서의 이러한 제한은, 단순히 제조되는 디바이스 당 비용에 관한 상당한 약점일 뿐 아니라, CMOS 기술에 대해 실리콘 FET 제조에 통상적으로 사용되는 표준 치수의 실리콘 기판들(예를 들어, 현재 300 mm임)을 다루는 것에 대해서만, 개선된 CMOS 처리용 장비들이 일반적으로 제작됨에 따라, 가장 개선된 제조 기술들을 이용하여 Ⅲ-N MOS 커패시터들을 형성하는 가능성을 배제할 수 있다.
실시예들에서, Ⅲ-N MOS 커패시터는 (001) 또는 (110) 실리콘 기판 위에 배치되고, 기판의 (111) 실리콘 표면들 상에 배치되는 GaN 층(110)을 포함한다. 예시적인 Ⅲ-N MOS 커패시터(101)에 대해, GaN 층(110)은 v-그루브를 형성하는 기판(102)의 에칭된 표면들 상에 배치된다. (111) 표면들은 (001) 평면 상에 있는 기판의 상부 표면에 대해 약 55° 기울어진다. (111) 표면은, 예를 들어, 이에 제한되는 것은 아니지만, KOH 용액들 등 적합한 웨트 화학 반응에 의해 에칭하여 노출될 수 있다. (111) 표면 위에 배치되는 GaN 층(110)은 실질적으로 단일한 결정성으로, 본 명세서에서는 "단결정(monocrystalline)"이라 하지만, 통상의 기술자라면 그럼에도 불구하고 (111) 실리콘 표면을 시드 오프하는(seeding off) 불완전한 에피택설 성장 처리들의 인공물(artifact)로서 저 레벨의 결정 결함들이 존재할 수 있다는 점을 이해할 것이다. GaN 층(110) 내에는, c-축이 실리콘 (111) 평면에 대해 수직인 우르츠광(wurtzite) 구조를 갖는 결정성 배치가 존재한다. GaN 층(110)은 비-중심대칭(non-centrosymmetric)으로, 결정체가 반전 대칭이 부족하다는 점을 의미하며, 보다 구체적으로는 {0001} 평면들이 동등하지 않다는 점을 의미한다. GaN {0001} 평면들 중 하나는 통상적으로 Ga-면(+c 극성)이라 하고 나머지는 N-면(-c 극성)이라 한다. 종종 평면형 Ⅲ족-N 디바이스들에 대해서, {0001} 평면들 중 하나 또는 나머지가 기판 표면에 보다 가깝고, 따라서 Ga(또는 다른 Ⅲ족 원소)의 3개 결합들이 기판쪽으로 향하면 Ga 극성 (+c)라 하고, Ga(또는 다른 Ⅲ족 원소)의 3개 결합들이 기판으로부터 멀어지면 N 극성 (-c)라 할 수 있다. 예시적인 평면형 Ⅲ-N MOS 커패시터(101)에서, 우르츠광 결정 배향은 (0001) 평면이 결정의 상부 표면을 형성하도록 된다(예를 들어, GaN 층(110), 또는 오버라잉(overlying) 에피택셜 Ⅲ-N 층).
실시예들에서, GaN 층(110)은, 비-중심대칭 구조 및 Ⅲ-N 장벽층(115)에 의해 형성되는 헤테로인터페이스의 결과인 2DEG의 형성으로 언도핑된다. 따라서, GaN 층(110)은 불순물 도펀트 변화도에 의해 형성되는 접합들이 없고, 그로 인해, 도펀트 확산, 스캐터링 및 항복 전압 열화와 관련되는 단점들이 회피된다. GaN 층(110)의 두께(z-치수)가 구현에 따라 변동될 수 있지만, 예시적인 두께들은 5nm와 20nm 사이이다. Ⅲ-N MOS 커패시터(101)는 2DEG가 GaN 층(110)에 형성되는 일 실시예를 예를 들었지만, 다른 Ⅲ-N MOS 커패시터 실시예들은, GaN에 대한 대안으로서 다른 Ⅲ-N 재료들을 이용할 수 있고, 본 명세서에 개시되는 특징들 중 많은 것을 유지한다. 예를 들어, 알루미늄 갈륨 질화물(AlxGa1-xN) 등 GaN의 3 원소계 합금(ternary alloy), 인듐 질화물(InN), 알루미늄 인듐 질화물(AlxIn1-xN) 등 InN의 3원소계 합금, 또는 InxAlyGa1-x-yN 등 적어도 하나의 Ⅲ족 원소 및 질소를 포함하는 4 원소계 합금(quaternary alloy)이 모두 가능하다.
도 1a에 또한 도시되는 바와 같이, Ⅲ-N MOS 커패시터(101)는, (111) 평면들 이외의 평면들 위에 배치되어 이들 다른 실리콘 평면들(예를 들어, 도시된 (001) 평면들) 상의 GaN 층(110)의 에피택셜 성장을 방지하는 성장 차단 마스크들(105)을 더 포함한다. 이와 같이, GaN 층(110)의 에피택셜 성장은, (111) 평면들에 대해 선택적이고, 성장 차단 마스크들(105) 사이의 트렌치들에 국한된다. 그러므로, 유리한 실시예들에서, GaN 층(110)은 MOCVD(MetalOrganic Chemical Vapor Deposition) 또는 MOVPE(MetalOrganic Vapor Phase Epitaxy)에 의해 성장되며, 이들은 MBE(Molecular Beam Epitaxy) 등 고저선(line-of-site) 기술들 보다 선택적인 기술들이다. 성장 차단 마스크들(105)은, 이에 제한되는 것은 아니지만, 예를 들어 CVD(Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 퇴적되는 산화물들(예를 들어, 실리콘 이산화물) 등 임의의 종래의 유전체일 수 있다. 트렌치 국한(trench confining)은 도 1a에 도시된 상보성 (111) 평면들 상에 독립적인 GaN 결정 성장을 허용하여 Ⅲ-N MOS 커패시터(101)의 면 밀도를 증가시키는데(예를 들어, 평면형 MOS 커패시터들(103A 및 103B)을 형성함), (111) 평면들의 교차부분에 차단 마스크(105)만 배치되어 마스크 영역에 의해 용량성 영역을 감소시키고, (111) 평면들을 노출하도록 (001) 표면이 에칭된다.
도 1a 및 1b에 또한 도시되는 바와 같이, GaN 층(110) 위에 Ⅲ-N 장벽층(115)이 배치된다. 예시적인 실시예에서, Ⅲ-N 장벽층(115)은 GaN 층의 (0001) 표면 상에 바로 배치된다. 실시예들에서, Ⅲ-N 장벽층(115)은, 커패시터 노드 n2에 인가되는 접지 전위에 대해 커패시터 노드 n1에 인가되는 포지티브 전압이 없더라도 2DEG를 유입하는 조성이다(도 1b에 점선(111)으로 도시됨). 예시적인 실시예에서, Ⅲ-N MOS 커패시터(101)는 임계 전압이 네거티브인 공핍 모드 디바이스이다. 이와 같이, Ⅲ-N MOS 커패시터는 해당 네거티브 임계 전압을 초과하는 광범위한 관련 동작 전압들(예를 들어, -4V 내지 2V, -1V 내지 5V 등)에 대해 비교적 안정적일 것이다. Ⅲ-N MOS 커패시터(101)의 정황에서, 2DEG는 반송파 전송에 대해 의존되지 않고, 오히려 커패시터 노드 n2에서 인가되는 양극 전압 전위(plate voltage potential)의 낮은 도전성 확장으로서 GaN 층(110)과 장벽층(115) 사이의 헤테로 인터페이스와 관련되는 용량을 초래한다.
일반적으로, GaN 층(110)보다 밴드갭이 큰 임의의 Ⅲ족-N 재료들이 장벽층(115)에 사용될 수 있다. 바람직하게는, 장벽층(115)이 실질적으로 단결정(즉, 주어진 조성에 대해 크리티컬한 두께보다 두께가 얇음)이거나, 또는 GaN 층(110)에 매칭되는 격자이다. 배리어 층(115)의 조성은 공핍 모드 동작을 보장하도록 선택될 수 있다. 하나의 예시적인 실시예에서, 장벽층(115)은 In1-x-yAlxGayN(여기서, x>0 이고 y<1 임) 등 적어도 3개의 Ⅲ족 원소와 질소를 포함하는 4 원소계 합금이다. 이러한 장벽층 조성은, (노드 n1 및 n2에 걸친) 네거티브 임계 전압들에서 2DEG를 생성할 수 있고, 조성이 AlInN 쪽으로 진행함에 따라 덜 네거티브하게 튜닝될 수 있다. 실시예들에서, 장벽층(115)은 고유 불순물 도핑 레벨(즉, i-In1-x-yAlxGayN)만을 갖는다. 다른 실시예에서, 장벽층(115)은 AlxGa1-xN 또는 InzGa1-zN 등 적어도 2개의 Ⅲ족 원소들과 질소를 포함하는 3 원소계 합금이다. 또 다른 실시예들에서, 장벽층(115)은, 예를 들어, 어느 한 층이 GaN 층(110)과 접촉하는 AlxIn1-xN/InzGa1-zN 스택 등 Ⅲ족 질화물들의 다층 스택(multilayer stack)일 수 있다. GaN 층(110) 및 장벽층(115)의 상이한 분극들의 결과로서, (예를 들어, MOVPE 또는 MOCVD에 의해서) 장벽층(115)이 GaN 층(110) 위에 에피택셜 성장되는 두께를 설정하는 것에 의해 면 전하의 밀도가 조절될 수 있다. 실시예에 의존하여, 장벽층(115)은 두께가 1nm 내지 10 nm의 범위일 수 있다.
실시예들에서, Ⅲ-N MOS 커패시터는 고유전율 유전체 층을 포함한다. 도 1a 및 1b에 도시된 바와 같이, 커패시터 유전체 층(140)은 장벽층(115) 상에 배치된다. 실시예들에서, 커패시터 유전체 층(140)의 유전 상수는 적어도 7이고, 유리하게는 10보다 크다. 예시적인 유전체 재료들은, 이에 제한되는 것은 아니지만, 커패시터 유전체 층(140)에 적합한, Gd2O3, HfO2, Ta2O5 및 TiO2 등의 금속 산화물들, HfSiO, TaSiO 및 AlSiO 등의 금속 실리케이트들, HfON 등의 금속 산화질화물들을 포함한다. ZrSiO 등의 메탈 실리케이트들 또한 적합할 수 있지만, 크리티컬 항복 필드가 다소 낮아서(예를 들어, 6MV/cm) Ⅲ-N MOS 커패시터에 대한 안전한 동작 전압들을 잠재적으로 감소시킨다. 유사하게, 크리티컬 항복 필드가 12MV/cm를 초과하는 (GaN의 약 4배) 실리콘 질화물(SixN) 및 알루미나(Al2O3) 등의 유전 상수가 낮은 재료들이 또한 적합할 수 있다. 그러나, 유전체 층(140)을 보다 낮은 EOT(Equivalent Oxide Thickness)로 스케일링하는 것은 더욱 제한되어 이들 재료가 잠재적으로 Ⅲ-N MOS 커패시터(101)에 대한 최대 용량/면적을 감소시킨다. 또한, 이러한 금속 산화물들, 금속 실리케이트들 및 저유전율 실리콘 질화물들, 알루미나, 실리콘 산화물의 임의의 조합이 또한 사용될 수 있다. 커패시터 유전체 층(140)은, 또한, 커패시터 콘택트 금속(150)과 Ⅲ-N 반도체의 상부 표면(예를 들어, 장벽층(115)의 상부 표면) 사이의 계면을 패시베이션하는 기능을 하여, Ⅲ-N MOS 커패시터(101)의 누설 전류를 감소시킬 수 있다. 일 실시예에서는 ALD(Atomic Layer Deposition)에 의해 커패시터 유전체 층(140)을 퇴적함으로써 고 품질 패시베이션이 달성된다.
2DEG(111) 내에 제공되는 면 전하의 밀도는 콘택트 금속(150)에 대한 일 함수의 선택을 통해 조절될 수 있다. 이와 같이 예시적인 공핍 모드 실시예들에 대해서, 콘택트 금속(150)은 n-형 금속 일 함수를 갖고(즉,), 보다 구체적으로 4.6 eV 보다 높지 않고, 유리하게는 4.3 eV 이하인 일 함수를 갖는다. 예시적인 콘택트 금속들은, 이에 제한되는 것은 아니지만, 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), TaN, TiN, 가돌리늄(Gd), 이테르븀(Yb) 및 이들의 합금들을 포함한다. 예를 들어, 니켈(Ni), 텅스텐(W), 팔라듐(Pd) 및 이들의 합금들 등 일 함수가 높은 다양한 금속들이 필터/벌크 금속 뿐만 아니라 확산 장벽으로서 사용될 수 있다. 라우팅 금속(151)이 또한 제1 콘택트 금속(150) 상에 배치되어, 제1 콘택트 금속(150)을, 제1 커패시터 노드 n1과 같은, IC의 다른 회로 노드들에 전기적으로 접속시킨다. 라우팅 금속(151)은 이에 제한되는 것은 아니지만 구리(Cu) 등 임의의 종래의 금속일 수 있다. 제1 커패시터 노드 n1에 연결되는 제1 콘택트 금속(150)과 함께, 제2 콘택트 금속(160)이 도 1b에 도시된다. 일반적으로, 제2 콘택트 금속(160)은 제1 콘택트 금속(150)에 대해 개시된 임의의 것들 등 임의의 n-형 일 함수 금속일 수 있다. 예시적인 실시예에서, 제2 콘택트 금속(160)은 제1 콘택트 금속(150)과 동일한 조성이다. 다른 실시예들에서, 제1 및 제2 콘택트 금속들(150 및 160)은 상이한 조성일 수 있다. 라우팅 금속(161)(예를 들어, Cu)이 또한 제2 콘택트 금속(160) 상에 배치되어, 제2 콘택트 금속(160)을, 제2 커패시터 노드 n2와 같은, IC의 다른 회로 노드들에 전기적으로 접속시킨다.
도 1b에 또한 도시되는 바와 같이, 제2 콘택트 금속은 불순물 도핑된 반도체 영역(130)을 접촉한다. 불순물 도핑된(예를 들어, N+) 반도체 영역(130)은, InxGa1-xN 및 InN 등, 저 저항 콘택트들의 형성을 위한 임의의 저 밴드갭 Ⅲ족-N 재료, 또는 단순히 n-형 GaN일 수 있다. 도핑된 반도체 영역(130)은 면 전하(111)가 거주하는 GaN 층(110)의 부분과 접촉한다. 특정 실시예들에서, GaN 층(110)은 장벽층(115)과의 계면으로부터 2 내지 20 nm 리세스되고, 리세스에는 도핑된 반도체 영역(130)이 에피택셜 성장되거나 또는 퇴적된다. 하나의 예시적인 실시예에서, 도핑된 반도체 영역(130)은 n 형 도핑 레벨이 2e20cm-3 까지인 InGaN이다.
실시예들에서, Ⅲ-N MOS 커패시터는 커패시터와 실리콘 기판 사이에 Ⅲ-N 반도체 버퍼 층이 배치되는 (100) 실리콘 표면 위에 배치된다. 이미 개시된 바와 같이, 실리콘, 보다 구체적으로는 (100) 실리콘이 실리콘 MOS 트랜지스터들의 제조에 유리하기 때문에, 버퍼 층은 (100) 실리콘 시딩 표면들과 Ⅲ-N MOS 커패시터의 예시적인 GaN 층 사이의 보다 극심한 격자 부정합을 수용하는데 사용될 수 있다. 도 2a 및 2b는, 반도체 버퍼 층(107)을 이용하는 실시예에 대해, 각각 도 1a 및 2b의 것들과 등가인 횡단면도를 도시한다. 일반적으로, 버퍼 층(107)이 적절히 배향되면, GaN 층(110)의 c-축은 실리콘 기판(102)의 (100) 표면에 대해 수직으로 배향된다. 버퍼는 실리콘 기판에 적합하다고 기술분야에 알려진 임의의 조성, 임의의 수의 층들 및 임의의 두께 등일 수 있다. 도 2a에 도시된 예시적인 실시예에서, 버퍼 층(107)은 GaN 이외의 Ⅲ-N 재료를 포함한다. 다른 실시예들에서, 버퍼 층(107)은 완전히 릴렉스(relax)하기에 충분한 두께이다.
또한 도 2a 및 2b에 도시된 바와 같이, GaN 층(110), 장벽층(115), 커패시터 유전체 층(140) 및 제1 컨택트 금속(150)은 모두 버퍼 층(107) 위에 배치된다. 이러한 층들 각각에 대해, 재료 조성들, 두께들 등은 Ⅲ-N MOS 커패시터(101)의 정황에서 본 명세서의 다른 곳에 개시되는 임의의 것들이며, 이러한 점을 강조하기 위해 같은 구조들에 대해서 동일한 참조 번호가 사용된다. 또한 도 2b에 도시된 바와 같이, GaN 층(110)으로부터 상승되는 n-형 도핑된 반도체 영역(130)에 복수의 제2 콘택트 금속들(160)이 연결된다. 제2 콘택트 금속들(160)은, 제1 콘택트 금속(150)의 대향 측면들 상에 배치되고, 동일한 제2 커패시터 노드 n2에 전기적으로 접속되며, 이는 예를 들어 접지 등 기준 전압 레벨로 유지되는 한편 제1 커패시터 노드 n1에는 포지티브 또는 네거티브 전압이 인가된다. 따라서, 평면형 Ⅲ-N MOS 커패시터(201)는 평면형 Ⅲ-N MOS 커패시터(101)에 대해 개시된 것처럼 동작할 수 있다. 예를 들어, 실시예들에서 Ⅲ-N MOS 커패시터(201)은 공핍 모드 n-형 디바이스이다.
도 3은, 일 실시예에 따라, 평면형 GaN MOS 커패시터에 대한 성능 데이터를 보여주는 실험 데이터를 도시한다. 도시된 바와 같이, +/-4V 충전에 대해 항복이 발생하지 않으며, 1e-3 A/cm 보다 적은 낮은 누설 전류로, 6nF/mm2의 비교적 높은 단위 면적 당 용량이 달성된다(누설 그래프에서의 점선은 전압의 반전 스윕(reverse sweep)에서의 누설 전류이다). 임계 전압을 보다 더 또는 보다 덜 네거티브하게 조절할 수 있는 능력에 의해, 주어진 회로 애플리케이션의 요구사항들에 부합하도록 비교적 일정한 용량/단위 면적이 존재하는 동작 범위(쌍방향 화살표로 표현됨)가 조정될 수 있다.
실시예들에서, Ⅲ-N MOS 커패시터는 비-평면형 Ⅲ-N 본체(body)를 포함한다. 도 4a는, 일 실시예에 따른, Ⅲ-N MOS 커패시터(401)의 투영도이다. 도 4b는 제1 콘택트 금속(150)을 관통하는 평면 B 상에서 비-평면형 Ⅲ-N MOS 커패시터(401)의 하나의 핀(fin) 부분의 횡단면도이다. 일반적으로, 각각의 비-평면형 극성 결정 GaN 반도체 본체(410X, 410Y, 410Z)는, 벌크 극성 결정 반도체 층(405)로부터 연장되는 제1 및 제2 대향 측벽들(410A 및 410B) 사이에 배치되는 상부 표면(410C)을 갖는다(도 4b). GaN 본체들(410X, 410Y, 410Z)의 비-평면성은, 실리콘 기술에서 일반적인 것이 되고 있는 "핀(fin)" 구조를 닮을 수 있지만, 본 명세서에 더욱 개시되는 바와 같이, 실리콘 finFET와 달리, 각각의 GaN 본체(410X, 410Y, 410Z) 내의 원자 결합들의 극성은 커패시터(401)를 "비대칭형(asymmetrical)"으로 한다. 이러한 비대칭성은 2DEG의 위치에서 주로 나타나며, 이는 비-평면형 GaN 본체들(410X, 410Y, 410Z) 및 그 위 층들의 기계적 구조가 각 본체의 종축 중심선에 대해(즉, y-축을 따라) 실질적으로 대칭이더라도, 제1 또는 제2 대향 측벽들(410A, 410B) 중 하나에 보다 근접할 수 있다. 비-평면형 본체들(410X, 410Y, 410Z)이 예시적인 실시예에서 갈륨 질화물(GaN)이더라도, 평면형 Ⅲ-N MOS 커패시터들(101 및 201)에서 GaN 층에 대해 본 명세서의 다른 곳에 개시되는 대안들 중 임의의 것 또한 사용될 수 있다.
예시적인 GaN 실시예에 대해, 각각의 비-평면형 본체(410X, 410Y, 410Z)의 폭(x-치수)은 5 내지 10 나노미터(nm)이고, 높이(z-치수)는 25 내지 50 nm이다. 본 명세서의 다른 곳에 더욱 개시되는 바와 같이, 특정 실시예들에서 2DEG(111)의 z-치수는 따라서 각각의 GaN 본체의 비대칭성으로 인해 50 nm 정도이다. 예시적인 실시예에서, 2개의 도핑된 반도체 영역들(130)은 제1 콘택트 금속(150)에 의해 차지되는 커패시터의 영역에 의해 이격된다. 도핑된 반도체 영역들(130)은 또한 평면형 Ⅲ-N MOS 커패시터들(101 및 201)에 대해 개시된 바와 같이 콘택트 금속들(도시되지 않음)에 또한 연결된다.
평면형 Ⅲ-N 커패시터 실시예들에 대해 이용된 기준 레이블들이 기능적으로 등가인 구조들에 대해 도 4a 및 4b에 유지되며, 이와 같이, 이러한 구조들에 개시된 재료 조성들 및 두께들 등 임의의 것이 비-평면형 Ⅲ-N 커패시터(401)에 바로 적용될 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 각각의 비-평면형 GaN 본체(예를 들어, 410Y)는, 상부 표면(410C) 위에 뿐만 아니라 제1 및 제2 측벽들(410A 및 410B) 위에 배치되는 Ⅲ-N 장벽층(115)으로 피복된다. Ⅲ-N 장벽층(115)의 조성은 평면형 Ⅲ-N MOS 커패시터들(101 또는 201)의 정황에서 개시된 것들 중 임의의 것일 수 있다. Ⅲ-N 장벽층(115)이 동일한 조성이고 제1 및 제2 측벽들(410A 및 410B) 양자 모두를 따라 실질적으로 동일한 양으로 존재하더라도, 비-평면형 본체 내의 극성 결합들에 의해 유도되는 비대칭성 및 Ⅲ-N 장벽층(115)에 대한 이들 결합으로부터 기인하는 분극 방향의 결과로서, 이러한 층은 측벽들(410A, 410B) 상에 각각 배치되는 영역들(115A 및 115B)로 기능적으로 분할될 수 있다. 실시예들에서, GaN 본체들(예를 들어, 본체(410Y))의 결정 배향은 제1 측벽(410A)이 실질적으로 
평면을 따르도록 한다. 유사하게, 제2 측벽(410B)은 실질적으로 (0001) 평면을 따른다. 각각의 비-평면형 GaN 본체 내의 PSP(spontaneous polarization field)는 따라서 제2 측벽(410B)으로부터 제1 측벽(410A)으로 지향된다. 이와 같이, 비-평면형 Ⅲ-N 커패시터(401)의 분극은, z-치수를 따라 본체 두께를 수직으로 통해 있기 보다는 오히려, x-치수를 따라 수평으로, 각각의 본체(예를 들어, 410Y)의 폭을 통해 있다. 달리 말하면, 비-평면형 Ⅲ-N 커패시터(401)는, 평면형 Ⅲ-N MOS 커패시터(201)의 것에 대해 실질적으로 직교이며, 평면형 Ⅲ-N MOS 커패시터(101)의 것으로부터 35°로 배향된다.
일반적으로, 비-평면형 Ⅲ-N 커패시터(401)에 대해, 
표면의 근접성(대략 0001 표면으로부터 50 nm 보다 적음)은 0001 인터페이스에 근접한 2DEG 농도를 이것이 존재하지 않는 경우에 비해 감소시킬 것이다. 그러나, 비-평면형 아키텍처의 이점 중 하나는, 많은 좁은 핀들이 주어진 영역에 패키지될 수 있다는 점으로, 평면형 MOS 커패시터들(101 및 201)에 관한 평면 영역보다 핀들의 z-높이들의 합에 의해 액티브 용량성 영역이 결정된다. 따라서, 핀 당 보다 낮은 2DEG 농도에도 불구하고, 보다 많은 핀들을 함께 패키지함으로써 주어진 평면 영역 당 보다 높은 총 용량이 달성될 수 있다. 그러므로, 모든 핀들 위에 배치되는 제1 커패시터 단자 및 제2 커패시터 단자가 함께 각각의 핀의 2DEG를 접속하는, 멀티-핀(multi-fin) 구조(401)는 평면형 실시예들에 의해 본 명세서의 다른 곳에 개시되는 동일한 높은 BV와 마찬가지로 유리한 총 용량/영역을 제공한다.
일 실시예에서, 본 명세서에 개시되는 바와 같은 고 전압 Ⅲ-N 커패시터들은 Ⅲ-N 또는 Ⅳ족 트랜지스터들과 모놀리식으로 집적된다. 도 5는, 본 발명의 일 실시예에 따른, 모바일 컴퓨팅 플랫폼의 SOC 구현의 기능 블록도이다. 모바일 컴퓨팅 플랫폼(500)은 전자 데이터 디스플레이, 전자 데이터 처리, 및 무선 전자 데이터 전송 각각에 대해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(500)은 태블릿, 스마트 폰, 랩탑 컴퓨터 등 중 임의 것일 수 있고, 예시적인 실시예에서 사용자 입력의 수신을 가능하게 하는 터치스크린(예를 들어, 용량성, 유도성, 저항성 등)인 디스플레이 스크린(505), SoC(510), 및 배터리(513)를 포함한다. 도시된 바와 같이, SoC(510)의 집적도가 높을수록, 충전 사이의 가장 긴 동작 수명 동안 배터리(513)에 의해 차지될 수 있거나, 최대의 기능성을 위한 솔리드 스테이트 드라이브 등 메모리(도시되지 않음)에 의해 차지될 수 있는 모바일 컴퓨팅 플랫폼(500) 내의 형태 인자가 더 많을 수 있다.
그 응용들에 따라, 모바일 컴퓨팅 플랫폼(500)은, 이에 한정되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(하드 디스크 드라이브, CD(Compact Disc), DVD(Digital Versatile Disk) 등)를 포함하는 다른 컴포넌트들 포함할 수 있다.
SoC(510)는 확대도(520)에 더욱 도시된다. 실시예에 의존하여, SoC(510)는, PMIC(Power Management Integrated Circuit)(515), 주어진 주파수의 반송파를 생성하도록 동작할 수 있는 전력 증폭기를 포함하는 RF 집적 회로(RFIC)(525), 그 제어기(511), 및 하나 이상의 중앙 프로세서 코어(530, 531) 중 두 개 이상이 제조되는 실리콘 기판(102)의 일부를 포함한다. RFIC(525)는, 이에 한정되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다.
해당 분야의 기술자에게 인식되는 바와 같이, 도 5에 도시된 기능적으로 상이한 회로 모듈들은 통상적으로 MIM 커패시터들을 이용한다. 그러나, 본 발명의 실시예들에서, PMIC(515) 및 RFIC(525) 중 적어도 하나는 본 명세서에 개시되는 Ⅲ-N MOS 커패시터들(예를 들어, Ⅲ-N MOS 커패시터(101, 201, 또는 401)) 중 하나 이상을 이용한다. 본 명세서에 개시되는 Ⅲ-N MOS 커패시터들은 고전압 스윙이 존재하는 경우(예를 들어, 7-10V 배터리 전력 조정, DC-DC 변환 등)에 특히 이용될 수 있다. 도시된 바와 같이, 예시적인 실시예에서, PMIC(515)는, 배터리(513)에 결합되는 입력을 갖고, SoC(510) 내의 모든 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 모바일 컴퓨팅 플랫폼(500) 내이지만 SoC(510)에서 떨어져 추가 IC들이 제공되는 경우, PMIC(515) 출력은 SoC(510)에서 떨어진 모든 이러한 추가 IC들에 전류 공급을 더욱 제공할 수 있다. 특정의 이러한 실시예들에서, 본 명세서에 개시되는 Ⅲ-N MOS 커패시터들의 보다 높은 전압 내성은 PMIC(515)의 패시브 부분들이 종래의 PMIC 아키텍처에 비해 훨씬 작은 치수들로 스케일되게 할 수 있다. 더욱 도시되듯이, 예시적인 실시예에서, RFIC(525)는, 안테나에 결합되는 출력을 갖고, RF 아날로그 및 디지털 기저대역 모듈(도시되지 않음) 등 SoC(510) 상의 통신 모듈들에 결합되는 입력을 더 가질 수 있다. 대안적으로, 이러한 통신 모듈들은, SoC(510)로부터 IC 오프-칩 상에 제공될 수 있고, 전송을 위해 SoC(510)에 결합될 수 있다. 특정 실시예들에서, RFIC(525) 내의 패시브 DC 차단 커패시터들 및/또는 정합 네트워크 커패시터들은 Ⅲ-N MOS 커패시터들이다.
다른 실시예들에서, 본 명세서에 개시되는 Ⅲ-N MOS 커패시터들을 이용하는 PMIC(515) 및 RFIC(525)는 제어기(511) 및 프로세서 코어들(530, 531) 중 하나 이상과 모놀리식으로 집적되며, 이는 (실리콘) 기판(102) 상으로의 실리콘 CMOS 기술로, 또는 실리콘 CMOS 기술 및 Ⅲ-N HEMT(High Electron Mobility Transistor) 기술 양자 모두를 이용하는 하이브리드 방식으로, 배타적으로 구현된다. PMIC(515) 및/또는 RFIC(525) 내에서, 본 명세서에 개시되는 고 전압 가능 Ⅲ-N MOS 커패시터들이 커패시터들의 노드들에 걸쳐 +/-4V 또는 그 이상에서 안전하게 동작하도록 직렬 구성으로 이용될 필요는 없다는 점이 이해될 것이다. 특히, 본 명세서에 개시되는 Ⅲ-N MOS 커패시터 구조들은 본 명세서에 개시되는 재료 조성들 또는 구조적 엘리먼트들을 대규모로 수정하지 않고도 3 단자 MOS 트랜지스터들로서 동작하도록 용이하게 구성될 수 있기 때문에, 본 명세서에 개시되는 실리콘 FET들과 Ⅲ-N MOS 커패시터들의 집적화는, 고도로 집적된 모놀리식 SoC 설계에 도달하도록 고 전압, 고 전력 및/또는 고속 스위칭에 적절한 Ⅲ-N MOS HEMT들과 더욱 조합될 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(600)의 기능 블럭도이다. 컴퓨팅 디바이스(600)는, 예를 들어, 모바일 컴퓨팅 플랫폼(500) 내부에서 발견될 수 있고, 이에 제한되는 것은 아니지만, 프로세서(604)(예를 들어, 애플리케이션 프로세서) 및 적어도 하나의 통신 칩(606) 등 다수의 컴포넌트들을 관리하는 보드(602)를 더 포함할 수 있다. 실시예들에서, 적어도 프로세서(604)는 본 명세서의 다른 곳에 개시되는 실시예들에 따라 Ⅲ-N MOS 커패시터와 함께 집적된다(예를 들어, 온-칩). 프로세서(604)는 보드(602)에 물리적으로 및 전기적으로 연결된다. 프로세서(604)는 프로세서(604) 내에 패키지되는 집적 회로 다이(die)를 포함한다. "프로세서(processor)"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
일부 실시예들에서 적어도 하나의 통신 칩(606) 또한 보드(602)에 물리적으로 및 전기적으로 연결된다. 다른 실시예들에서, 통신 칩(606)은 프로세서(604)의 일부이다. 그 응용들에 따라, 컴퓨팅 디바이스(600)는 보드(602)에 물리적으로 및 전기적으로 연결되거나 또는 연결되지 않는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 이에 한정되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 플래시 메모리 또는 STTM 등의 형태인 불휘발성 메모리(예를 들어, RAM 또는 ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(하드 디스크 드라이브, SSD(Solid State Drive), CD(Compact Disc), DVD(Digital Versatile Disk) 등)를 포함한다.
통신 칩들(606) 중 적어도 하나는 컴퓨팅 디바이스(600)와의 데이터 전송을 위한 무선 통신들을 가능하게 한다. "무선(wireless)"이란 용어 및 그 파생어들은 논-솔리드 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 서술하는데 사용될 수 있다. 이 용어는, 일부 실시예들에서는 그렇지 않을 지라도, 관련된 디바이스들이 배선을 전혀 포함하지 않는다는 것을 의미하는 것은 아니다. 통신 칩(606)은, 이에 제한되는 것은 아니지만 본 명세서의 다른 곳에 개시되는 것들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩들(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 Bluetooth 등 단거리 무선 통신들 전용일 수 있고, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타 등 장거리 무선 통신들 전용일 수 있다.
도 7은, 평면형 및 비-평면형 실시예들에 따라, 동일 기판 상에 Ⅲ-N MOS 커패시터 및 실리콘-기반 트랜지스터를 제조하는 방법(701)을 도시하는 흐름도이다. 도 9a, 9b, 9c 및 9d는 도 8에 도시되는 초기 기판(102)의 개별 영역들에 형성되는 실리콘 트랜지스터들에 평면형 Ⅲ-N MOS 커패시터들이 인접하는 횡단면도를 도시한다. 도 10a, 10b 및 10c는 비-평면형 실리콘-기반 트랜지스터들과 함께 집적되는 비-평면형 Ⅲ-N 커패시터들의 횡단면도를 도시한다. 도 11은, 일 실시예에 따라, 비-평면형 Ⅲ-N MOS 커패시터에 적합한 방식으로 단결정 실리콘 기판 상에 성장된 Ⅲ-N 반도체 결정 극성의 투영도이다.
먼저, 도 7을 참조하면, 본 방법(701)은 단계 703에서 실리콘 기판에 성장 표면들을 형성하는 것으로 시작한다. 실시예들에서, 단계 703은 실리콘 기판의 표면을 에칭하여 (111) 실리콘 표면을 노출하는 것을 수반한다. 제1 실시예들에서는, 비등방성 에치가 수행되며, 이는 기판의 액정 배향의 함수로서 변동될 수 있다. 예를 들어, 도 8에서 실리콘 기판(102)의 배향에 의존하여, 단계 703에서의 비등방성 에치는 결정학적(crystallographic)일 수 있거나 또는 기판에서 각각 측벽들을 노출하는 실질적으로 수직인 트렌치를 단지 초래할 수 있다. 도 9a에 도시된 바와 같이, 기판(802)이 (100) 실리콘인 경우, 단계 703에서의 결정학적 에치는, 예를 들어, 웨트 화학 에치(예를 들어, KOH 용액)로 v-그루브를 웨트 에칭하여 노출되는 (100) 표면(915)으로 (111) 평면을 노출시킬 수 있다.
도 10a 및 도 11에 더욱 도시된 바와 같이, 기판(802)가 (110) 배향을 갖는 대안적인 실시예에 대해, 수칙 에칭된 측벽들(1101)은 실질적으로 (111) 평면을 따라 떨어질 수 있다. 도 11에 도시된 바와 같이, 35°에 있는 Si 핀들을 <110> 결정 방향으로 리소그래픽하게 배향함으로써, 노출된 실리콘 핀 측벽들(1101A 및 1101B)은 격자 파라미터가 ~3.84Å인 (111) 평면을 따르고, 이는 우르츠광의 (0001) 및 
평면들의 격자 파라미터 a(예를 들어, GaN에 대해 3.189Å)에 보다 우수하게 매칭된다. 유사하게, 하부 실리콘 표면(1107)(격자 파라미터가 5.43Å인 (110) 평면 상에 있음)은 우르츠광의 
평면의 c 파라미터(예를 들어 GaN에 대해 5.185Å)와 보다 우수하게 매칭된다. 에칭된 템플릿 핀 측벽(1101B)를 따르는 (110) 기판 표면은 적절한 배향을 갖는 GaN 층(1105)을 응집하는(nucleate) 기능을 한다. 일 실시예에서는, (111) 평면을 포함하는 측벽 표면을 각각 갖는 복수의 핀들이 단계 703에서 제공된다. 실시예들에서, 복수의 비-평면형 실리콘 핀들(1101) 각각은, 1:1 내지 1:10 사이의 폭:높이 형상비, 및 50 nm 내지 1 ㎛ 사이의 피치를 갖는다. 이러한 멀티-핀 구조들은, 적절히 이격되어, Ⅲ-N 재료들의 후속 에피택셜 성장 중 결함 트래핑(defect trapping)에 적합한 중개 딥 트렌치들(deep trenches)을 수립한다.
도 7로 돌아가서, 방법(701)은 그 후 단계 705에서 실리콘 표면들 위에 결정성 GaN 반도체 층의 에피택셜 형성을 계속한다. 실시예들에서는, 단계 705에서 비-GaN 반도체 버퍼 층이 먼저 성장될 수 있다. 다른 실시예들에서는, (111) 실리콘 표면 상에 바로 GaN 층이 에피택셜 성장된다. 특정의 이러한 실시예들에서는, 기판의 비-(111) 표면들(예를 들어, (100) 표면들, (110) 표면들) 상에 차단 마스크가 먼저 형성될 수 있다. 예를 들어 도 9b에 도시된 바와 같이, 차단 마스크(105)는, GaN 층을 에피택셜 성장하는 초도작업으로서, 단계 703에 후속하여, 종래 기술들에 의해 퇴적 및 패턴화될 수 있다. 비-평면형 실시예들에 대해, 도 11에 도시된 바와 같이, 우르츠광 결정 평면들과 실리콘 결정 평면들의 정합은 핀(1101)의 제1 및 제2 대향 측벽들(1101A 및 1101B) 상에 실리콘 (111) 평면들을 노출하도록 큰 직경(300mm) 실리콘 (110) 기판(102)으로 패턴화되는 실리콘 핀(1101)의 배향을 통해 개선될 수 있다. 특히, GaN 층이 실질적으로 수직인 (111) 실리콘 측벽들 상에 성장되는 박층 뿐인 경우(예를 들어, 도 11에 도시된 기술은 GaN 층(1105)가 템플릿 핀 지형을 채우기 이전에 종료됨), 실질적으로 평면인 Ⅲ-N MOS 커패시터 또한 기판의 표면에 대해 보다 극심한 각도(예를 들어, 55° 대신에 ~90°)를 갖는다는 점을 제외하고는 Ⅲ-N MOS 커패시터(101)의 것과 같이 형성될 수 있다.
비-평면형 Ⅲ-N MOS 커패시터 실시예들에 대해, 방법(701)은 단계 705에서 성장된 GaN 층으로부터 비-평면형 본체가 형성되는 단계 710으로 진행한다. 예를 들어, 도 10a에 도시된 바와 같이, GaN 층의 임의의 종래 패터닝 및 비등방성 에치를 통해 GaN 층(1105)의 일부를 리세싱함으로써 비-평면형 GaN 본체(410)가 형성된다.
그리고 방법(701)(도 7)은 GaN 층 상에 Ⅲ-N 장벽층이 에피택셜 성장되는 단계 715로 진행한다. 도 9b는 GaN 층(110)이 장벽층(115)으로 피복되는 예시적인 평면형 실시예를 도시한다. 도 10a는 비-평면형 GaN 본체(310)가 장벽층(115)으로 피복되는 다른 예시적인 실시예를 도시한다. 도핑된 반도체 콘택트 영역들이 다결정 재료들로서 선택적으로 에피택셜 성장되거나 퇴적될 수 있다. 단계 715에서는(도 7), 그 후 커패시터 유전체 및 커패시터 콘택트들이 형성된다. 도 9b 및 10b 양자 모두에 더욱 도시되는 바와 같이, 본 명세서의 다른 곳에 개시되는 금속 산화물들 또는 기타 재료들 중 임의의 것을 포함하는 커패시터 유전체 층(140)의 형성이 유리하게는 예를 들어 ALD 기술에 의해 등각으로 퇴적된다.
단계 720에서는, 그 후 콘택트 금속들(예를 들어, 도 9b 및 10에 도시되는 제1 콘택트 금속들(150))이 유리하게는 예를 들어 ALD 기술에 의해 등각으로 또는 종래의 PVD 기술들을 사용하여 비등각으로 퇴적된다. 방법(701)은 그 후 단계 750에서 실리콘-기반 트랜지스터의 형성을 종료한다. 도 9c 및 9d에 도시된 바와 같이, Ⅲ-N MOS 커패시터(101)에 인접한 영역(921)은 기술분야에서 알려진 임의의 기술을 사용하여 평면형(또는 비-평면형) 실리콘 전계 효과 트랜지스터(922)를 형성하는데 사용될 수 있다. 유사하게, 도 10c에 도시된 바와 같이, Ⅲ-N MOS 커패시터(401)에 인접한 영역(1021)은 기술분야에서 알려진 임의의 기술을 사용하여 비-평면형(또는 평면형) 실리콘 전계 효과 트랜지스터(1022)를 형성하는데 사용될 수 있다. 특히, 방법(701)에서 단계들의 순서는 변동될 수 있고, Ⅲ-N MOS 커패시터 및 실리콘-기반 트랜지스터 중 하나 또는 양자 모두에 대해 하나 이상의 단계가 동시에 수행될 수 있다. 일단 트랜지스터-레벨 모놀리식 집적이 완료되면, 회로 제조는 실리콘 CMOS 기술에 적합한 임의의 상호접속 프로세스를 사용하여 Ⅲ-N MOS 커패시터를 실리콘 전계 효과 트랜지스터를 더 포함하는 회로에 전기적으로 접속하여 완료될 수 있다. 모바일 컴퓨팅 플랫폼 등 디바이스로의 패키징 및 조립은 그 후 통상적으로 진행될 수 있다.
그러므로, Ⅲ-N MOS 커패시터들의 실시예들, 그들의 제조 및 실리콘 및/또는 GaN MOS 트랜지스터들과의 그들의 집적화가 개시된다. 실시예들에서, 공핍 모드 Ⅲ-N MOS(Metal-Oxide-Semiconductor) 커패시터는, 실리콘 기판; 실리콘 기판 위에 배치되는 GaN 층; GaN 층의 (0001) 표면 상에 배치되는 Ⅲ-N 장벽층; Ⅲ-N 장벽층 위에 배치되는 유전체 층; 유전체 층 상에 배치되는 제1 콘택트 금속; 및 GaN 층과 접촉하여 배치되는 n-형 반도체 영역 상에 배치되고, 제1 및 제2 콘택트 금속들에 걸치며 네거티브 임계 전압보다 위인 전압들에 대해 GaN 층과 Ⅲ-N 장벽측 사이의 계면에 근접하는 GaN 층에 존재하는 2DEG(two Dimensional Electron Gas)에 전기적으로 접속하는 제2 콘택트 금속을 포함한다.
실시예들에서, GaN 층은 그 위에 GaN 층이 배치되는 실리콘 기판의 상부 표면에 대해 수직으로 배향되는 c-축을 갖는 우르츠광 결정성을 갖고; 여기서 Ⅲ-N 층은 Al1-x-yInxGayN을 포함한다. 실시예들에서, 실리콘 기판의 표면은 (111) 실리콘 표면이다. 실시예들에서, 기판은 (001) 기판이고, GaN 층은 기판에 형성되는 v-그루브 내에 배치되고, v-그루브는 (111) 실리콘 표면을 갖는다. 실시예들에서, 기판은 (110) 기판이고, 여기서 GaN 층은 기판에 형성되는 비-평면형 실리콘 본체의 (111) 측벽 상에 배치되며, 여기서 (0001) 표면은 GaN 층에 형성되는 비-평면형 GaN 본체의 측벽이다. 실시예들에서, 실리콘 기판의 표면은 (100) 실리콘 표면이고, 여기서 GaN 층은 (100) 실리콘 표면 상에 배치되는 반도체 버퍼 층 상에 배치된다. 실시예들에서, 커패시터는 제2 콘택트에 대향하는 제1 콘택트의 측면 상에서 2DEG에 전기적으로 접속되는 제2 n-형 반도체 상에 배치되는 제3 콘택트를 더 포함하고, 여기서 제2 및 제3 콘택트들은 커패시터의 하나의 전압 노드로서 전기적으로 접속된다. 실시예들에서, 제1 및 제2 콘택트 금속들은 4.6 eV 이하의 일 함수를 가지며, 유전체 층은 유전 상수가 7보다 큰 적어도 하나의 유전체 층 또는 층들의 스택을 포함한다. 실시예들에서, 커패시터는 제1 및 제2 콘택트들에 걸쳐 4V를 초과하는 항복 전압을 갖는다.
실시예들에서, SoC(System on Chip)은, 스위칭 전압 레귤레이터 또는 스위칭 모드 DC-DC 변환기 중 적어도 하나를 포함하는 PMIC(Power Management Integrated Circuit); 및 반송파를 생성하도록 동작할 수 있는 전력 증폭기를 포함하는 RFIC(RF Integrated Circuit)을 포함하고, PMIC 및 RFIC 양자 모두는 동일 기판에 모놀리식으로 집적되고, PMIC 및 RFIC 중 적어도 하나는 적어도 하나의 Ⅲ-N MOS 커패시터를 포함한다. 실시예들에서, 적어도 하나의 Ⅲ족-질화물 MOS 커패시터는 4 볼트보다 적지 않은 항복 전압을 갖는다. 실시예들에서, Ⅲ-N MOS 커패시터는 PMIC 또는 RFIC 내에서 DC 차단 커패시터 또는 전하 펌프에서의 전하 스토리지 엘리먼트 중 적어도 하나로서 접속된다. 실시예들에서, PMIC 및 RFIC 중 적어도 하나의 제어기는 기판에 집적되고, 제어기는 실리콘 전계 효과 트랜지스터들을 포함한다. 실시예들에서, 실리콘 전계 효과 트랜지스터들은 결정성 실리콘 표면을 포함하는 기판의 영역들 위에 배치되고, 결정성 GaN 층을 포함하는 적어도 하나의 Ⅲ-N MOS 커패시터는 기판의 제2 영역에 배치된다.
실시예들에서, 모바일 컴퓨팅 디바이스는, 터치스크린; 배터리; 안테나; 및 본 명세서에 개시되는 바와 같은 SoC를 포함하고, PMIC가 배터리에 연결되며, RFIC가 안테나에 연결된다. 실시예들에서, 모바일 컴퓨팅 디바이스는 제1 및 제2 프로세서 코어를 포함하고, 각각의 코어는 터치스크린, PMIC 및 RFIC에 동작가능하게 연결되고, 제1 및 제2 프로세서 코어들은 실리콘 전계 효과 트랜지스터들을 포함한다.
실시예들에서, 기판 상에 고 전압 커패시터들을 집적하는 방법은, 기판 상에 복수의 고 전압 Ⅲ-N MOS 커패시터들을 형성하는 단계를 포함하고, 이러한 형성 단계는, 기판 위에 배치되는 GaN 층 및 GaN 층의 (0001) 표면 상에 배치되는 Ⅲ-N 장벽층을 포함하는 Ⅲ-N 반도체 재료 층들의 스택을 형성하는 단계; Ⅲ-N 장벽층 위에 유전체 층을 퇴적하는 단계; 유전체 층 상에 제1 콘택트 금속을 형성하는 단계; GaN 층과 접촉하여 배치되는 n-형 반도체 영역을 형성하는 단계; 및 n-형 반도체 영역 상에 배치되고, 제1 및 제2 콘택트 금속들에 걸치며 네거티브 임계 전압보다 위인 전압들에 대해 GaN 층과 Ⅲ-N 장벽 층 사이의 계면에 근접하는 GaN 층에 존재하는 2DEG(two Dimensional Electron Gas)에 전기적으로 접속되는 제2 콘택트 금속을 형성하는 단계를 더 포함한다. 실시예들에서, Ⅲ-N 반도체 재료 층들의 스택을 형성하는 단계는: 실리콘 기판의 표면을 에칭하여 (111) 실리콘 표면을 노출시키는 단계; 노출된 (111) 실리콘 표면 상에 GaN 층을 에피택셜 성장시키는 단계를 더 포함하고; Ⅲ-N 장벽 층을 형성하는 단계는, GaN 층 상에 Al1-x-yInxGayN 또는 AlN 중 적어도 하나를 에피택셜 성장시키는 단계를 더 포함한다. 실시예들에서, 표면을 에칭하는 단계는 기판의 (100) 표면에서의 v-그루브를 웨트 에칭하여 (111) 표면을 노출시키는 단계를 더 포함하거나, 또는 표면을 에칭하는 단계는 기판의 (110) 표면으로의 트렌치를 드라이 에칭하여 트렌치의 측벽을 따라 (111) 표면을 노출시키는 단계를 더 포함한다. 실시예들에서, GaN 층을 에피택셜 성장시키는 단계는 기판의 비-(111) 표면들 위에 에피택셜 성장 차단 마스크를 형성하는 단계를 더 포함한다. 실시예들에서, 유전체 층을 퇴적하는 단계는 원자 층 퇴적에 의해 금속 산화물을 퇴적하는 단계를 더 포함한다. 실시예들에서, 본 방법은 Ⅲ-N MOS 커패시터에 인접하는 실리콘 기판 상에 실리콘-기반 전계 효과 트랜지스터를 형성하는 단계를 더 포함한다.
위 설명은 제한적인 것이 아니라 예시적인 것으로 의도된 점이 이해되어야 한다. 본 발명이 특정 예시적인 실시예들을 참조하여 설명되었지만, 본 발명이 설명된 실시예들에 제한되는 것은 아니고, 첨부된 특허청구범위의 사상 및 범위 내에서 변형 및 대안으로 실시될 수 있다는 점이 인식될 것이다. 따라서, 본 발명의 범위는, 첨부된 특허청구범위를 참조하여, 이러한 청구범위들이 속하는 등가물들의 전체 범위와 함께, 결정되어야 한다.
Claims (23)
- Ⅲ-N MOS(metal-oxide-semiconductor) 커패시터로서,
노출된 (111) 측벽들을 갖는 트렌치가 형성된 (001) 실리콘 기판;
상기 (001) 실리콘 기판의 트렌치 내에 배치되는 GaN 층;
상기 GaN 층의 (0001) 표면 상에 배치되는 Ⅲ-N 장벽층;
상기 Ⅲ-N 장벽층 위에 배치되는 유전체 층;
상기 유전체 층 상에 배치되는 제1 콘택트 금속; 및
상기 GaN 층과 접촉하여 배치되는 n-형 반도체 영역 상에 배치되고, 상기 GaN 층과 상기 Ⅲ-N 장벽층 사이의 계면에 근접하는 상기 GaN 층에 존재하는 2DEG(two dimensional electron gas)에 전기적으로 접속되는 제2 콘택트 금속
을 포함하는 Ⅲ-N MOS 커패시터. - 제1항에 있어서,
상기 GaN 층은 우르츠광 결정도(wurtzite crystallinity)를 갖는, Ⅲ-N MOS 커패시터. - 제1항에 있어서,
상기 Ⅲ-N 장벽 층은 Al1-x-yInxGayN을 포함하는, Ⅲ-N MOS 커패시터. - 제1항에 있어서,
상기 제2 콘택트에 대향하는 상기 제1 콘택트의 측면 상에서 상기 2DEG에 전기적으로 접속되는 제2 n-형 반도체 상에 배치되는 제3 콘택트를 더 포함하는, Ⅲ-N MOS 커패시터. - 제4항에 있어서,
상기 제2 및 제3 콘택트들은 상기 커패시터의 하나의 전압 노드로서 전기적으로 접속되는, Ⅲ-N MOS 커패시터. - 제1항에 있어서,
상기 제1 및 제2 콘택트 금속들은 4.6 eV 이하의 일 함수를 갖는, Ⅲ-N MOS 커패시터. - 제1항에 있어서,
상기 유전체 층은 단일 층 또는 조성적으로 상이한 층들의 스택에서의 하나인, Ⅲ-N MOS 커패시터. - 제1항에 있어서,
상기 유전체 층은 유전 상수가 7 보다 큰, Ⅲ-N MOS 커패시터. - 제1항에 있어서,
상기 커패시터는 상기 제1 및 제2 콘택트들에 걸친 항복 전압이 4V를 초과하는, Ⅲ-N MOS 커패시터. - Ⅲ-N MOS(Metal-Oxide-Semiconductor) 커패시터로서,
비-평면형 실리콘 본체(a non-planar silicon body)가 형성되어 있는 (110) 실리콘 기판 - 상기 비-평면형 실리콘 본체는 노출된 (111) 측벽을 가짐 -;
상기 비-평면형 실리콘 본체의 상기 노출된 (111) 측벽 상에 배치되는 GaN 층;
상기 GaN 층의 (0001) 표면 상에 배치되는 Ⅲ-N 장벽층;
상기 Ⅲ-N 장벽층 위에 배치되는 유전체 층;
상기 유전체 층 상에 배치되는 제1 콘택트 금속; 및
상기 GaN 층과 접촉하여 배치되는 n-형 반도체 영역 상에 배치되고, 상기 GaN 층과 상기 Ⅲ-N 장벽층 사이의 계면에 근접하는 상기 GaN 층에 존재하는 2DEG(two dimensional electron gas)에 전기적으로 접속되는 제2 콘택트 금속
을 포함하는 Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 GaN 층의 (0001) 표면은 상기 GaN 층에 형성된 비-평면형 GaN 본체의 측벽인, Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 GaN 층은 우르츠광 결정도(wurtzite crystallinity)를 갖는, Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 Ⅲ-N 장벽 층은 Al1-x-yInxGayN을 포함하는, Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 제2 콘택트에 대향하는 상기 제1 콘택트의 측면 상에서 상기 2DEG에 전기적으로 접속되는 제2 n-형 반도체 상에 배치되는 제3 콘택트를 더 포함하는, Ⅲ-N MOS 커패시터. - 제14항에 있어서,
상기 제2 및 제3 콘택트들은 상기 커패시터의 하나의 전압 노드로서 전기적으로 접속되는, Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 제1 및 제2 콘택트 금속들은 4.6 eV 이하의 일 함수를 갖는, Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 유전체 층은 단일 층인, Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 유전체 층은 조성적으로 상이한 층들의 스택에서의 하나인, Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 유전체 층은 유전 상수가 7 보다 큰, Ⅲ-N MOS 커패시터. - 제10항에 있어서,
상기 커패시터는 상기 제1 및 제2 콘택트들에 걸친 항복 전압이 4V를 초과하는, Ⅲ-N MOS 커패시터. - 공핍 모드 Ⅲ-N MOS(metal-oxide-semiconductor) 커패시터로서,
실리콘 기판;
상기 실리콘 기판 위에 배치되는 GaN 층;
상기 GaN 층의 (0001) 표면 상에 배치되는 Ⅲ-N 장벽층;
상기 Ⅲ-N 장벽층 위에 배치되는 유전체 층;
상기 유전체 층 상에 배치되는 제1 콘택트 금속; 및
상기 GaN 층과 접촉하여 배치되는 n-형 반도체 영역 상에 배치되고, 네거티브 임계 전압보다 큰 제1 및 제2 콘택트 금속들에 걸친 전압들에 대해 상기 GaN 층과 상기 Ⅲ-N 장벽층 사이의 계면에 근접하는 상기 GaN 층에 존재하는 2DEG(two dimensional electron gas)에 전기적으로 접속되는 제2 콘택트 금속
을 포함하며,
상기 GaN 층은 상기 GaN 층이 배치되는 상기 실리콘 기판의 상부 표면에 c-축이 수직으로 배향된 우르츠광 결정도(wurtzite crystallinity)를 갖고; 상기 Ⅲ-N 장벽층은 Al1-x-yInxGayN을 포함하고;
상기 실리콘 기판의 상기 표면은 (111) 실리콘 표면이고;
상기 기판은 (110) 기판이고, 상기 GaN 층은 상기 기판에 형성된 비-평면형 실리콘 본체의 (111) 측벽 상에 배치되고, 상기 (0001) 표면은 상기 GaN 층에 형성된 비-평면형 GaN 본체의 측벽인, 공핍 모드 Ⅲ-N MOS 커패시터. - 제21항에 있어서,
상기 제2 콘택트에 대향하는 상기 제1 콘택트의 측면 상에서 상기 2DEG에 전기적으로 접속되는 제2 n-형 반도체 상에 배치되는 제3 콘택트를 더 포함하고, 상기 제2 및 제3 콘택트들은 하나의 전압 노드로서 전기적으로 접속되는, 공핍 모드 Ⅲ-N MOS 커패시터. - 제21항에 있어서,
상기 제1 및 제2 콘택트 금속들은 4.6 eV 이하의 일 함수를 갖고;
상기 유전체 층은 단일 층 또는 조성적으로 상이한 층들의 스택에서의 하나이며, 상기 유전체 층은 유전 상수가 7 보다 큰, 공핍 모드 Ⅲ-N MOS 커패시터.
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