CN102891109A - 半导体器件形成方法 - Google Patents

Abstract

一种半导体器件形成方法，包括：提供半导体基底，其包括第一区域、第二区域、位于第一区域和第二区域之间的第三区域，以及分别位于所述三个区域表面的导电结构；在半导体基底上形成第一应力衬垫层和第二应力衬垫层，所述第一应力衬垫层和第二应力衬垫层在第三区域的导电结构表面形成有凸起；在应力层上形成介质层；刻蚀所述介质层，形成分别位于第一区域和第二区域的第二凹槽，以及暴露凸起的第一凹槽；在所述第二凹槽内形成填充层；以所述填充层为掩膜，去除所述第一凹槽内的凸起；去除所述第二凹槽中的填充层，刻蚀所述第一凹槽、第二凹槽内的应力层，形成分别暴露第一区域、第二区域、第三区域半导体基底的通孔。本发明避免了漏电流，提高了半导体器件性能。

Description

半导体器件形成方法

技术领域

本发明涉及半导体领域，特别涉及一种半导体器件形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，不断朝向更高的元件密度的方向发展。为了得到集成度高的半导体器件，现有的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管的临界尺寸越来越小，对性能的要求也越来越高。为了获得较好的电学性能，通常需要通过控制载流子迁移率来提高驱动电流，进一步提高半导体器件性能。控制载流子的迁移率的关键要素是控制晶体管沟道中的应力。

目前，采用应力衬垫技术控制载流子迁移率，应力衬垫技术是指在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在PMOS晶体管上形成压应力衬垫层(compressive stress liner)，从而增大了PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。其中，尤其是使用双应力衬垫技术的集成电路能够提升24％的速度。

请参考图1至图5，在专利号为US7727834的美国专利中提供一种形成具有双应力衬垫层的半导体器件的方法，包括：

如图1所示，提供半导体基底100，所述半导体基底100表面形成有PMOS晶体管103、NMOS晶体管101，以及位于相邻PMOS晶体管103和NMOS晶体管101之间的传输结构102，在PMOS晶体管103和NMOS晶体管101中，导电结构104是栅电极层，在传输结构102中，导电结构104是信号传输线，所述PMOS晶体管103、NMOS晶体管101以及传输结构102的导电结构104表面还包括形成在顶部的金属硅化物层105；

如图2所示，形成覆盖所述半导体基底100、PMOS晶体管103、NMOS晶体管101以及传输结构102的张应力衬垫层106；

如图3所示，去除PMOS晶体管103和部分传输结构102上的张应力衬垫层106；

如图4所示，形成位于保留的张应力层106、PMOS晶体管103和传输结构102上的压应力衬垫层107；

如图5所示，去除所述张应力衬垫层106上的部分压应力衬垫层107，保留张应力衬垫层106和压应力衬垫层107在传输结构102的导电结构104上的部分重叠，并形成覆盖张应力衬垫层106和压应力衬垫层107的介质层110；

接着，如图6所示，刻蚀所述介质层110，形成分别暴露PMOS晶体管103的导电结构104的通孔113，暴露传输结构102的导电结构104的通孔112，暴露NMOS晶体管101的导电结构104的通孔111，所述通孔用于在后续工艺中形成导电插塞。

但是通过上述方法所形成的具有双应力衬垫层的半导体器件的性能不够好，会有漏电流产生。

发明内容

本发明解决的问题是提供一种半导体器件形成方法，以解决现有的具有双应力衬垫层的半导体器件的性能不够好，会有漏电流产生的问题。

为解决上述问题，本发明提供一种半导体器件形成方法，包括：

提供半导体基底，所述半导体基底包括第一区域、第二区域、位于第一区域和第二区域之间的第三区域，以及分别位于所述三个区域表面的导电结构；

在半导体基底上形成应力层，所述应力层包括覆盖第一区域和部分第三区域的第一应力衬垫层，以及覆盖第二区域和部分第三区域的第二应力衬垫层，所述第一应力衬垫层和第二应力衬垫层在第三区域的导电结构表面重叠，形成凸起；

形成覆盖所述应力层的介质层；

刻蚀所述介质层，形成分别位于第一区域和第二区域的第二凹槽，以及暴露所述凸起的第一凹槽；

在所述第二凹槽内形成填充层；

以填充层为掩膜，去除第一凹槽内的凸起；

去除所述第二凹槽中的填充层，刻蚀第一凹槽、第二凹槽内的应力层，直至形成分别暴露第一区域、第二区域、第三区域半导体基底的通孔。

可选地，位于所述第一区域表面的导电结构为PMOS晶体管栅极，所述第一应力衬垫层是压应力层；位于所述第二区域表面的导电结构是NMOS晶体管栅极，所述第二应力衬垫层是张应力层；位于所述第三区域表面的导电结构是信号传输结构。

可选地，所述半导体基底还包括位于导电结构的顶部的金属硅化物层。

可选地，形成所述应力层的步骤包括：

形成覆盖半导体基底的第一应力衬垫层；

去除位于第二区域和部分第三区域的第一应力衬垫层，在第一区域和与之相邻的部分第三区域保留第一应力衬垫层；

形成覆盖所保留的第一应力衬垫层以及暴露的第二区域和第三区域的第二应力衬垫层；

去除部分第二应力衬垫层，保留位于第二区域和与之相邻的部分第三区域的第二应力衬垫层。

可选地，形成所述第一凹槽和第二凹槽的步骤包括：

在所述介质层表面形成掩膜层，所述掩膜层具有多个开口，所述开口定义第一凹槽和第二凹槽的位置和宽度；

沿所述开口刻蚀所述介质层，直至暴露第一区域的第一应力衬垫层、第二区域的第二应力衬垫层和第三区域的凸起，形成第一凹槽和第二凹槽。

可选地，所述第二应力衬垫层的材料是氮化硅。

可选地，所述第一应力衬垫层的双层堆叠结构，包括依次形成的氮化硅层和二氧化硅层。

可选地，所述填充层的材料是光刻胶或者无定形碳。

可选地，采用刻蚀工艺去除第一凹槽所暴露的凸起，所述刻蚀工艺对二氧化硅和氮化硅的刻蚀选择比为1∶10-1∶25。

可选地，所述第一应力衬垫层与第二应力衬垫层的厚度相同。

本发明还提供一种半导体器件形成方法，包括：

提供半导体基底，所述半导体基底包括第一区域、第二区域、位于第一区域和第二区域之间的第三区域，以及分别位于所述三个区域表面的导电结构；

在半导体基底上形成应力层，所述应力层包括覆盖第一区域和部分第三区域的第一应力衬垫层，以及覆盖第二区域和部分第三区域的第二应力衬垫层，所述第一应力衬垫层和第二应力衬垫层在第三区域的导电结构表面重叠，形成凸起；

形成覆盖所述应力层的介质层；

刻蚀所述介质层和应力层，形成分别位于第一区域和第二区域的第二凹槽，以及位于第三区域的第一凹槽，所述第二凹槽分别暴露位于第一区域和第二区域的半导体基底，所述第一凹槽暴露应力层；

在所述第二凹槽内形成填充层；

以所述填充层为掩膜，去除所述第一凹槽内的应力层，形成暴露位于第三区域的半导体基底的通孔；

去除所述第二凹槽内的填充层，形成分别暴露位于第一区域、第二区域的半导体基底的通孔。

可选地，形成所述第一凹槽和第二凹槽的步骤包括：

在所述介质层表面形成掩膜层，所述掩膜层具有多个开口，所述开口分别定义第一凹槽和第二凹槽的位置和宽度；

沿所述开口刻蚀所述介质层，直至暴露所述半导体基底及应力层，形成第一凹槽和第二凹槽。

可选地，位于所述第一区域表面的导电结构为PMOS晶体管栅极，所述第一应力衬垫层是压应力层；位于所述第二区域表面的导电结构是NMOS晶体管栅极，所述第二应力衬垫层是张应力层；位于所述第三区域表面的导电结构是信号传输结构。

可选地，所述半导体基底还包括位于导电结构的顶部的金属硅化物层。

可选地，形成所述应力层的步骤包括：

形成覆盖半导体基底的第一应力衬垫层；

去除位于第二区域和部分第三区域的第一应力衬垫层，在第一区域和与之相邻的部分第三区域保留第一应力衬垫层；

形成覆盖所保留的第一应力衬垫层以及暴露的第二区域和第三区域的第二应力衬垫层；

去除部分第二应力衬垫层，保留位于第二区域和与之相邻的部分第三区域上的第二应力衬垫层。

可选地，所述第二应力衬垫层的材料是氮化硅。

可选地，所述第一应力衬垫层的双层堆叠结构，包括依次形成的氮化硅层和二氧化硅层。

可选地，所述填充层的材料是光刻胶或者无定形碳。

与现有技术相比，本发明的技术方案具有以下优点：本发明的一个实施例在第一区域、第二区域以及第三区域形成暴露半导体基底的通孔的过程中，先在第一区域、第二区域形成第二凹槽，在第三区域形成第一凹槽，所述第一凹槽暴露所述凸起的；然后在第二凹槽底部形成填充层；接着去除第一凹槽所暴露的所述凸起，在去除所述凸起的步骤中，所述填充层对第一应力衬垫层和第二应力衬垫层形成保护；在去除所述凸起之后，先去除填充层；然后刻蚀第一凹槽所暴露的剩余的应力层、第二凹槽所暴露的第一应力衬垫层和第二应力衬垫层，因为凸起已经被去除，各个区域的应力层的厚度基本相同，所以上述刻蚀工艺不会在半导体基底表面造成过大的过刻蚀量，从而提高了半导体器件的性能，避免了漏电流。

本发明的另一个实施例在第一区域、第二区域以及第三区域的形成暴露半导体基底的通孔的过程中，先刻蚀介质层和应力层，在第一区域以及第二区域形成暴露半导体基底的第二凹槽，因为应力层第三区域形成凸起，所以在第三区域形成的第一凹槽暴露剩余的应力层；接着在第二凹槽底部形成填充层；再去除第一凹槽所暴露的剩余的应力层，形成暴露第三区域的半导体基底的通孔，在去除剩余的应力层的步骤中，所述填充层对第一区域以及第二区域的半导体基底形成保护；然后去除填充层，形成暴露位于第一区域以及第二区域的半导体基底的通孔。整个工艺不会在半导体基底表面造成过大的过刻蚀量，从而提高了半导体器件的性能，避免了漏电流。

附图说明

图1至图6是现有工艺形成具有双应力衬垫层的半导体器件的过程的剖面结构示意图；

图7是本发明的第一实施例所提供的半导体器件的形成方法的流程示意图；

图8至图17是本发明的第一实施例形成半导体器件的过程的剖面结构示意图；

图18是本发明的第二实施例所提供的半导体器件的形成方法的流程示意图；

图19至22是本发明的第二实施例形成半导体器件的过程的剖面结构示意图。

具体实施方式

由背景技术可知，通过现有方法所形成的具有双应力衬垫层的半导体器件的性能不够好，会有漏电流产生。发明人针对上述问题进行研究，发现在形成双应力衬垫层后，位于半导体基底不同区域的结构表面的应力衬垫层的厚度不一样，所以在后续刻蚀所述应力衬垫层，形成暴露所述结构的通孔的过程中，会面临半导体基底表面不同区域需要刻蚀的应力层的厚度不一致的问题。

请参考图5和图6，形成通孔112所需要刻蚀的应力层的厚度明显大于形成通孔111和113所需要刻蚀的应力层的厚度，所以为了使所形成的通孔112能够暴露传输结构102，在PMOS晶体管103和NMOS晶体管101的导电结构104表面必然会产生过多的过刻蚀量，从而造成PMOS晶体管103和NMOS晶体管101表面的材料损失，并因此造成半导体器件性能下降，产生漏电流。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

图7是本发明的第一实施例所提供的半导体器件的形成方法的流程示意图，包括：

步骤S101，提供半导体基底，所述半导体基底包括第一区域、第二区域、位于第一区域和第二区域之间的第三区域，以及分别位于所述三个区域表面的导电结构；

步骤S102，在半导体基底上形成应力层，所述应力层包括覆盖第一区域和部分第三区域的第一应力衬垫层，以及覆盖第二区域和部分第三区域的第二应力衬垫层，所述第一应力衬垫层和第二应力衬垫层在第三区域的导电结构表面重叠，形成凸起；

步骤S103，形成覆盖所述应力层的介质层；

步骤S104，刻蚀所述介质层，形成分别位于第一区域和第二区域的第二凹槽，以及暴露所述凸起的第一凹槽；

步骤S105，在所述第二凹槽内形成填充层；

步骤S106，以填充层为掩膜，去除第一凹槽内的凸起；

步骤S107，去除所述第二凹槽中的填充层，刻蚀第一凹槽、第二凹槽内的应力层，直至形成分别暴露第一区域、第二区域、第三区域半导体基底的通孔。

图8至图17是本发明的第一实施例形成半导体器件的过程的剖面结构示意图。

参考图8，提供半导体基底，所述半导体基底包括第一区域I、第二区域II、位于第一区域I和第二区域II之间的第三区域III，以及分别位于所述三个区域表面的导电结构。

具体地，本实施例中，所述半导体基底包括半导体衬底200，以及形成在半导体衬底200表面，且相互分离的第一导电结构210、第二导电结构220以及位于第一导电结构210和第二导电结构220之间的第三导电结构230。其中，第一导电结构210、第二导电结构220、第三导电结构230分别位于第一区域I、第二区域II和第三区域III表面。

形成所述半导体基底的步骤包括，在所述半导体衬底200表面形成有导电层，所述导电层的材料是掺杂的多晶硅、金属材料或者其他的导电材料；对所述导电层进行刻蚀形成导电结构，所述导电结构包括分离的第一导电结构210、第二导电结构220、第三导电结构230。

在本实施例中，第一导电结构210、第二导电结构220是晶体管的栅极，在本实施例中，示意性地以第一导电结构210是PMOS晶体管的栅极、第二导电结构220是NMOS晶体管的栅极为例对本发明进行阐述。本领域的技术人员应当明白，第一导电结构210是NMOS晶体管的栅极、第二导电结构220是PMOS晶体管的栅极也在本发明的保护范围之内，只是后续形成的第一应力衬垫层和第二应力衬垫层的所提供的应力的类型不同罢了。本实施例中，还包括在所述第一导电结构210两侧注入P型离子、在第二导电结构220的两侧注入N型离子，形成晶体管的源、漏极。

本实施例中，所述半导体基底还包括形成在晶体管的源、漏极表面以及导电结构表面的金属硅化物层20，所述金属硅化物层20用于在后续形成与第一导电结构210、第二导电结构220、晶体管的源、漏极，以及第三导电结构230电连接的导电插塞的步骤中，减小与导电插塞接触面处的电阻。

在本实施例中，所述半导体衬底200和第一导电结构210、第二导电结构220之间还形成有氧化层，所述氧化层用作晶体管的栅介质层。

本实施例中，第三导电结构230是一个信号传输结构。

在本实施例中，所述第一导电结构210、第二导电结构220、第三导电结构230还可以包括形成在两侧的侧墙。

参考图9，形成覆盖第一区域I和部分与之相邻的第三区域III的连续第一应力衬垫层240。具体形成第一应力衬垫层240的步骤包括：形成覆盖第一区域I、第二区域II和第三区域III的第一应力衬垫层；在所述第一应力衬垫层表面形成硬掩膜层(未示出)，所述硬掩膜层位于第一区域I和与之相邻的部分第三区域III的表面；以所述硬掩膜层为掩膜刻蚀所述第一应力衬垫层，去除位于第二区域II和另一部分的第三区域III表面的第一应力衬垫层，形成覆盖第一区域I和部分与之相邻的第三区域III的第一应力衬垫层240。

本实施例中，因为第一导电结构210是PMOS晶体管的栅极，所以所述第一应力衬垫层240是压应力层，所述第一应力衬垫层240是双层结构，包括形成在所述第一区域I和部分第三区域III表面氮化硅层和形成在所述氮化硅层表面的二氧化硅层，所述第一应力衬垫层240的厚度是350-450埃。

如图10所示，在第一区域I和部分第三区域III的第一应力衬垫层240上，以及第二区域II和部分第三区域III的半导体基底上形成第二应力衬垫层250a。

参考图11，形成至少覆盖第二区域II和部分与之相邻的第三区域III的第二应力衬垫层250，所述第二应力衬垫层250与第一应力衬垫层240在第三导电结构230表面重叠形成凸起。

具体地，形成第二应力衬垫层250的步骤包括：形成硬掩膜层(未示出)，所述硬掩膜层覆盖位于第二区域II和部分与之相邻的第三区域III的应力衬垫层250a(参考图10)，并且所覆盖的位于第三区域III的第二应力衬垫层250a有一部分是形成在第一应力衬垫层240表面；以所述硬掩膜层为掩膜，刻蚀所述第二应力衬垫层250a，直至形成所述第二应力衬垫层250。

本实施例中，所述第二应力衬垫层250是张应力层，所述第二应力衬垫层250的材料是氮化硅。所述第二应力衬垫层250的厚度与第一应力衬垫层240的厚度相同。

所述第一应力衬垫层240与第二应力衬垫层250构成应力层。

所述凸起所引发的问题是，在刻蚀半导体基底表面的应力层，形成暴露第一导电结构210、第二导电结构220、第三导电结构230以及形成对应于第一导电结构210、第二导电结构220的晶体管的源、漏极的通孔的步骤中为了完全去除第三导电结构表面的第一应力衬垫层240和第二应力衬垫层250，必然在第一导电结构210、第二导电结构220表面，以及对应的晶体管的源、漏极表面造成过大的过刻蚀量，从而造成材料的损失，比如金属硅化物层20中的硅的损失，从而引发漏电流，并引起器件性能的下降。

参考图12，形成覆盖所述应力层的介质层260。

本实施例中，所述介质层260的材料是二氧化硅，厚度为2500-3500埃。

参考图13，刻蚀所述介质层260，形成分别位于第一区域I和第二区域II的第二凹槽400a、400b，以及暴露所述凸起的第一凹槽300。

所述第二凹槽400a与第一导电结构210和/或第一导电结构210两侧的源区和/或漏区对应；所述第二凹槽400b与第二导电结构220和/或第二导电结构220两侧的源区和/或漏区对应。

形成所述第一凹槽300和第二凹槽400a、400b的步骤包括：在所述介质层260表面形成掩膜层(未示出)，所述掩膜层具有多个开口，所述开口定义第一凹槽300和第二凹槽400a、400b的位置和宽度；沿所述开口刻蚀所述介质层260，直至暴露所述凸起，形成第一凹槽300和第二凹槽400a、400b，所述第二凹槽400a、400b暴露形成在第一区域I的第一应力衬垫层240和形成在第二区域II的第二应力衬垫层250，所述第一凹槽300暴露形成在第三区域III的凸起。

本步刻蚀工艺中，对氮化硅和二氧化硅的刻蚀选择比比较高，所以所述开口所暴露的形成在第一区域I、第二区域II的介质层260也被刻穿，且位于第一区域I的第一应力衬垫层240中的二氧化硅层也被刻穿。

形成所述第一凹槽300和第二凹槽400a、400b后，去除所述掩膜层。

在本实施例，以所述第二凹槽400a、400b分别与位于第一区域I的晶体管的源区、位于第二区域II的晶体管的栅极(即第二导电结构220)对应，所述第一凹槽300与第三导电结构230对应为例进行说明，但不应该以此限制本发明的保护范围。

参考图14，在所述第二凹槽400a、400b内形成填充层280。

形成位于第二凹槽400a、400b内的填充层280的步骤包括：形成填充满所述第一凹槽300和第二凹槽400a、400b并覆盖介质层260的填充材料，所述填充材料位于介质层260的表面的厚度是500-2000埃；然后去除所述填充材料，直至暴露位于第三导电结构230表面的凸起，形成位于第二凹槽400a、400b内的填充层280。

具体地，可以采用回刻工艺去除所述填充材料，直至暴露位于第三导电结构230表面的凸起。

因为第一凹槽300暴露的应力层的厚度等于第二应力衬垫层250(造成凸起)与第一应力衬垫层240的厚度之和，大于位于第一区域I的第二凹槽400a、暴露的第一应力衬垫层240的厚度，以及位于第二区域II的第二凹槽400b暴露的第二应力衬垫层250的厚度，所以为了完全刻蚀去除第三导体结构表面的第一应力衬垫层240和第二应力衬垫层250，容易在与第一导电结构210、第二导电结构220对应的晶体管的栅极和源、漏极表面造成过大的过刻蚀量，从而造成材料的损失，比如过渡层中的硅的损失，从而引起器件性能的下降，并引发漏电流。

为此，发明人提出在第二凹槽内400a、400b内形成填充层280，在采用刻蚀方法去除所述凸起的工艺中，所述填充层与第一应力衬垫层240和第二应力衬垫层250具有较大的刻蚀选择比，从而在刻蚀所述凸起时，对位于第一区域I的第一应力衬垫层240和位于第二区域II的第二应力衬垫层250形成保护。

所述填充层280的材料可以选择任何与第一应力衬垫层240、第二应力衬垫层250具有较大的刻蚀选择比的材料，作为一个实施例，本发明中所述填充层280的材料是光刻胶或者无定形碳，选择这两种材料的好处是，易于在后续工艺中采用回刻工艺去除所述填充层280。

参考图15，以所述填充层280为掩膜，去除所述凸起。

在本实施例中，去除所述凸起的工艺为：采用刻蚀工艺去除第一凹槽300所暴露的第二应力衬垫层250，其中，所述刻蚀工艺对二氧化硅和氮化硅的刻蚀选择比为1∶10-1∶25。所以所述刻蚀工艺可以停止在第一应力衬垫层240表面，形成各处厚度均匀的应力层，所述凸起被去除。

在本实施例中，利用气体对二氧化硅和氮化硅的刻蚀高选择比，可以使所述刻蚀停止在第一应力衬垫层240表面，刻蚀的精度很高。

在其他实施例中，在此刻蚀工艺中，以刻蚀时间控制刻蚀量，没有过刻蚀量。进一步，采用刻蚀工艺去除位于第一应力衬垫层240表面的第二应力衬垫层250的工艺中，对第二应力衬垫层250与填充层280的刻蚀选择比大于10。如果第二应力衬垫层250与填充层280的刻蚀选择比不够大，填充层280有可能被全部刻蚀去除，并因此无法对位于第一区域I的第一应力衬垫层240和位于第二区域II的第二应力衬垫层250提供足够的保护。

参考图16和图17，去除所述第二凹槽400a、400b中的填充层280，刻蚀第一凹槽300、第二凹槽400a、400b内的应力层，直至形成分别暴露第一区域I、第二区域II、第三区域III半导体基底的通孔500。

参考图16，本实施例中，采用灰化工艺去除所述填充层280。因为采用灰化工艺去除光刻胶或无定形碳已为本领域技术人员所熟知，故在此不再详还。

参考图17，采用刻蚀工艺去除所述第二凹槽400a、400b所暴露的第一应力衬垫层240和第二应力衬垫层250，和第一凹槽300所暴露的第一应力衬垫层240，形成暴露位于第一区域I的晶体管的源区、位于第二区域II的晶体管的栅极的通孔500。

因为位于第一区域的第一应力衬垫层240和位于第二区域的第二应力衬垫层250的厚度相同，所以在本步刻蚀中，不会造成过大的过刻蚀量，从而提高了半导体器件的性能，避免了漏电流的产生。

在其他实施例中，位于第一区域的第一应力衬垫层240和位于第二区域的第二应力衬垫层250的厚度可能不相同，但是位于第一区域的第一应力衬垫层240和位于第二区域的第二应力衬垫层250之间的厚度差，远小于位于第一区域的第一应力衬垫层240与位于第三导电结构230表面的应力层的厚度之差，也远小于位于第二区域的第二应力衬垫层250与位于第三导电结构230表面的应力层的厚度之差，所以通过本发明所提供的方法依然可以减小过刻蚀量，提高半导体器件的性能。

本实施例在第一区域、第二区域以及第三区域形成暴露半导体基底的通孔的过程中，先在第一区域、第二区域形成第二凹槽，在第三区域形成第一凹槽，所述第一凹槽暴露所述凸起的；然后在第二凹槽底部形成填充层；接着去除第一凹槽所暴露的所述凸起，在去除所述凸起的步骤中，所述填充层对第一应力衬垫层和第二应力衬垫层形成保护；在去除所述凸起之后，先去除填充层；然后刻蚀第一凹槽所暴露的剩余的应力层、第二凹槽所暴露的第一应力衬垫层和第二应力衬垫层，因为凸起已经被去除，各个区域的应力层的厚度基本相同，所以上述刻蚀工艺不会在半导体基底表面造成过大的过刻蚀量，从而提高了半导体器件的性能，避免了漏电流。

第二实施例

图18是本发明的第二实施例所提供的半导体器件的形成方法的流程示意图，包括：

步骤S201，提供半导体基底，所述半导体基底包括第一区域、第二区域、位于第一区域和第二区域之间的第三区域，以及分别位于所述三个区域表面的导电结构；

步骤S202，在半导体基底上形成应力层，所述应力层包括覆盖第一区域和部分第三区域的第一应力衬垫层，以及覆盖第二区域和部分第三区域的第二应力衬垫层，所述第一应力衬垫层和第二应力衬垫层在第三区域的导电结构表面重叠，形成凸起；

步骤S203，形成覆盖所述应力层的介质层；

步骤S204，刻蚀所述介质层和应力层，形成分别位于第一区域和第二区域的第二凹槽，以及对应于第三区域的第一凹槽，所述第二凹槽分别暴露位于第一区域和第二区域的半导体基底，所述第一凹槽暴露应力层；

步骤S205，在所述第二凹槽内形成填充层；

步骤S206，以所述填充层为掩膜，去除所述第一凹槽内的应力层，形成暴露位于第三区域的半导体基底的通孔；

步骤S207，去除所述第二凹槽内的填充层，形成分别暴露位于第一区域、第二区域的半导体基底的通孔。

下面结合半导体器件形成过程中各工艺步骤所获得的剖面图进行详细描述。

图19至22是本发明的第二实施例形成半导体器件的过程的剖面结构示意图。

由于提供半导体基底，在半导体基底上形成带有凸起的应力层至形成覆盖所述应力层的介质层的步骤与第一实施例的图8至图12一致，在此不再赘述。下文中，在图12的基础上结合本实施例形成半导体器件的过程的剖面结构示意图对本实施例进行描述。

请参考图19，形成所述第一凹槽300a和第二凹槽400c、400d的步骤包括：

在所述介质层260表面形成掩膜层，所述掩膜层具有多个开口，所述开口分别定义第一凹槽300a和第二凹槽400c、400d的位置和宽度；

沿所述开口刻蚀所述介质层260，直至暴露所述半导体基底，形成第一凹槽300a和位于第一区域I的第二凹槽400c，位于第二区域II的第二凹槽400d，所述第二凹槽400c暴露半导体基底位于第一区域I的部分，所述第二凹槽400d暴露半导体基底位于第二区域II的部分，所述第一凹槽300a暴露应力层位于第三区域III的部分，且由第二应力衬垫层250构成的所述凸起已经被去除，所述暴露的应力层是第一应力衬垫层240。

参考图20，在所述第二凹槽400c、400d内形成填充层280a。

所述填充层280a对半导体基底位于第一区域I的部分，对半导体基底位于第二区域II的部分形成保护。

参考图21，以所述填充层280a为掩膜，去除所述第一凹槽300a所暴露的应力层，形成暴露位于第三区域III的半导体基底的通孔500。

参考图22，去除所述第二凹槽400c、400d中的填充层280a，形成分别暴露位于第一区域I、第二区域II的半导体基底的通孔。

本领域技术人员应当明白：因为在本实施例中，所述第二凹槽400c、400d已经暴露半导体基底位于第一区域I和第二区域II的部分，且第二应力衬垫层250的厚度等于第一应力衬垫层240的厚度，所以在形成第一凹槽300a的步骤中，所述凸起已经被去除，即去除位于所述第一凹槽所暴露的应力层的步骤中，只需要去除位于第三区域的第一应力衬垫层，形成暴露位于第三区域的半导体基底的通孔；然后去除所述第二凹槽中的填充层，直接形成分别暴露位于第一区域、第二区域的半导体基底的通孔。

需要说明的是，所述通孔的目的是在后续过程中，用于形成与第三导电结构电连接的导电插塞，以及与晶体管的源、漏极以及栅极电连接的导电插塞，而在本发明的实施例中，只是示意性地以形成一个与晶体管的源区电连接的导电插塞通孔，形成一个与晶体管的栅极电连接的导电插塞通孔以及形成一个与第三导电结构电连接的导电插塞通孔为例，对本发明进行说明，在其他是实施例中，还可以同时形成更多个符合上文中所描述的通孔。

本实施例在第一区域、第二区域以及第三区域的形成暴露半导体基底的通孔的过程中，先刻蚀介质层和应力层，在第一区域以及第二区域形成暴露半导体基底的第二凹槽，因为应力层第三区域形成凸起，所以在第三区域形成的第一凹槽暴露剩余的应力层；接着在第二凹槽底部形成填充层；再去除第一凹槽所暴露的剩余的应力层，形成暴露第三区域的半导体基底的通孔，在去除剩余的应力层的步骤中，所述填充层对第一区域以及第二区域的半导体基底形成保护；然后去除填充层，形成暴露位于第一区域以及第二区域的半导体基底的通孔。整个工艺不会在半导体基底表面造成过大的过刻蚀量，从而提高了半导体器件的性能，避免了漏电流。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (18)

1.一种半导体器件形成方法，其特征在于，包括：

提供半导体基底，所述半导体基底包括第一区域、第二区域、位于第一区域和第二区域之间的第三区域，以及分别位于所述三个区域表面的导电结构；

在半导体基底上形成应力层，所述应力层包括覆盖第一区域和部分第三区域的第一应力衬垫层，以及覆盖第二区域和部分第三区域的第二应力衬垫层，所述第一应力衬垫层和第二应力衬垫层在第三区域的导电结构表面重叠，形成凸起；

形成覆盖所述应力层的介质层；

刻蚀所述介质层，形成分别位于第一区域和第二区域的第二凹槽，以及暴露所述凸起的第一凹槽；

在所述第二凹槽内形成填充层；

以所述填充层为掩膜，去除所述第一凹槽内的凸起；

去除所述第二凹槽中的填充层，刻蚀所述第一凹槽、第二凹槽内的应力层，直至形成分别暴露第一区域、第二区域、第三区域半导体基底的通孔。

2.依据权利要求1所述的半导体器件形成方法，其特征在于，位于所述第一区域表面的导电结构为PMOS晶体管栅极，所述第一应力衬垫层是压应力层；位于所述第二区域表面的导电结构是NMOS晶体管栅极，所述第二应力衬垫层是张应力层；位于所述第三区域表面的导电结构是信号传输结构。

3.依据权利要求1所述的半导体器件形成方法，其特征在于，所述半导体基底还包括位于导电结构的顶部的金属硅化物层。

4.依据权利要求1所述的半导体器件形成方法，其特征在于，形成所述应力层的步骤包括：

形成覆盖半导体基底的第一应力衬垫层；

去除位于第二区域和部分第三区域的第一应力衬垫层，在第一区域和与之相邻的部分第三区域保留第一应力衬垫层；

形成覆盖所保留的第一应力衬垫层以及暴露的第二区域和第三区域的第二应力衬垫层；

去除部分第二应力衬垫层，保留位于第二区域和与之相邻的部分第三区域的第二应力衬垫层。

5.依据权利要求1所述的半导体器件形成方法，其特征在于，形成所述第一凹槽和第二凹槽的步骤包括：

在所述介质层表面形成掩膜层，所述掩膜层具有多个开口，所述开口定义第一凹槽和第二凹槽的位置和宽度；

沿所述开口刻蚀所述介质层，直至暴露第一区域的第一应力衬垫层、第二区域的第二应力衬垫层和第三区域的凸起，形成第一凹槽和第二凹槽。

6.依据权利要求2所述的半导体器件形成方法，其特征在于，所述第二应力衬垫层的材料是氮化硅。

7.依据权利要求2所述的半导体器件形成方法，其特征在于，所述第一应力衬垫层的双层堆叠结构，包括依次形成的氮化硅层和二氧化硅层。

8.依据权利要求1所述的半导体器件形成方法，其特征在于，所述填充层的材料是光刻胶或者无定形碳。

9.依据权利要求7所述的半导体器件形成方法，其特征在于，采用刻蚀工艺去除第一凹槽所暴露的凸起，所述刻蚀工艺对二氧化硅和氮化硅的刻蚀选择比为1∶10-1∶25。

10.依据权利要求1所述的半导体器件形成方法，其特征在于，所述第一应力衬垫层与第二应力衬垫层的厚度相同。

11.一种半导体器件形成方法，其特征在于，包括：提供半导体基底，所述半导体基底包括第一区域、第二区域、位于第一区域和第二区域之间的第三区域，以及分别位于所述三个区域表面的导电结构；

在半导体基底上形成应力层，所述应力层包括覆盖第一区域和部分第三区域的第一应力衬垫层，以及覆盖第二区域和部分第三区域的第二应力衬垫层，所述第一应力衬垫层和第二应力衬垫层在第三区域的导电结构表面重叠，形成凸起；

形成覆盖所述应力层的介质层；

刻蚀所述介质层和应力层，形成分别位于第一区域和第二区域的第二凹槽，以及位于第三区域的第一凹槽，所述第二凹槽分别暴露位于第一区域和第二区域的半导体基底，所述第一凹槽暴露应力层；

在所述第二凹槽内形成填充层；

以所述填充层为掩膜，去除所述第一凹槽内的应力层，形成暴露位于第三区域的半导体基底的通孔；

去除所述第二凹槽内的填充层，形成分别暴露位于第一区域、第二区域的半导体基底的通孔。

12.依据权利要求11所述的半导体器件形成方法，其特征在于，形成所述第一凹槽和第二凹槽的步骤包括：

在所述介质层表面形成掩膜层，所述掩膜层具有多个开口，所述开口分别定义第一凹槽和第二凹槽的位置和宽度；

沿所述开口刻蚀所述介质层，直至暴露所述半导体基底及应力层，形成第一凹槽和第二凹槽。

13.依据权利要求11所述的半导体器件形成方法，其特征在于，位于所述第一区域表面的导电结构为PMOS晶体管栅极，所述第一应力衬垫层是压应力层；位于所述第二区域表面的导电结构是NMOS晶体管栅极，所述第二应力衬垫层是张应力层；位于所述第三区域表面的导电结构是信号传输结构。

14.依据权利要求11所述的半导体器件形成方法，其特征在于，所述半导体基底还包括位于导电结构的顶部的金属硅化物层。

15.依据权利要求11所述的半导体器件形成方法，其特征在于，形成所述应力层的步骤包括：

形成覆盖半导体基底的第一应力衬垫层；

去除位于第二区域和部分第三区域的第一应力衬垫层，在第一区域和与之相邻的部分第三区域保留第一应力衬垫层；

形成覆盖所保留的第一应力衬垫层以及暴露的第二区域和第三区域的第二应力衬垫层；

去除部分第二应力衬垫层，保留位于第二区域和与之相邻的部分第三区域上的第二应力衬垫层。

16.依据权利要求13所述的半导体器件形成方法，其特征在于，所述第二应力衬垫层的材料是氮化硅。

17.依据权利要求13所述的半导体器件形成方法，其特征在于，所述第一应力衬垫层的双层堆叠结构，包括依次形成的氮化硅层和二氧化硅层。

18.依据权利要求11所述的半导体器件形成方法，其特征在于，所述填充层的材料是光刻胶或者无定形碳。

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