KR20160131542A - 스위치드 커패시터 디씨-디씨 컨버터 - Google Patents

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KR20160131542A
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Abstract

일 예에 따른 스위치드 커패시터 디씨-디씨 컨버터는, 게이트입력단자에 연결되는 게이트와, 전압입력단자에 연결되는 소스단자와, 그리고 제1 접점에 연결되는 드레인단자를 갖는 제1 P채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 전압출력단자에 연결되는 소스단자와, 그리고 제1 접점에 연결되는 드레인단자를 갖는 제1 N채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 제2 접점에 연결되는 소스단자와, 그리고 전압출력단자에 연결되는 드레인단자를 갖는 제2 P채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 제2 접점에 연결되는 소스단자와, 그리고 그라운드에 연결되는 드레인단자를 갖는 제2 N채널형 모스트랜지스터와, 그리고 제1 접점 및 제2 접점 사이에 배치되는 커패시터를 포함한다. 커패시터는, 제2 접점 및 제1 접점에 각각 전기적으로 결합되는 제1 하부전극단자 및 제1 상부전극단자를 갖는 제1 커패시터와, 그리고 제1 접점 및 제2 접점에 각각 전기적으로 결합되는 제2 하부전극단자 및 제2 상부전극단자를 갖는 제2 커패시터를 포함한다.

Description

스위치드 커패시터 디씨-디씨 컨버터{Switched capacitor DC-DC converter}
본 개시의 여러 실시예들은 스위치드 커패시터 디씨-디씨 컨버터에 관한 것이다.
파워서플라이에서 종종 사용되는 스위치드 파워 컨버터(switched power converter)는 두 가지 형태로 구현될 수 있다. 하나는 변환하는 동안 인덕터가 에너지를 축적하는 스위치드 인덕터 컨버터(SIC; Switched-Inductor Converter)이다. 다른 하나는 변환하는 동안 커패시터가 에너지를 축적하는 스위치드 커패시터 컨버터(SCC; Switched-Capacitor Converter)이다. 스위치드 인덕터 컨버터(SIC)는, 넓은 동작 범위(operating range)와 높은 효율을 갖고 있으며, 이에 따라 대체로 높은 전력 응용분야에서 폭넓게 사용되고 있다. 그러나 스위치드 인덕터 컨버터(SIC)는, 인덕터가 차지하는 넓은 면적으로 인해 크기 감소가 요구되는 시스템에서 사용되는데 제한적이다. 반면에 스위치드 커패시터 컨버터(SCC)는, 크기 감소가 요구되는 대체로 낮은 전력 응용분야에서 사용되고 있다. 최근 전자기적 간섭이 문제가 되고, 또한 작은 크기를 요하는 모바일 기기의 발전으로 인해, 스위치드 커패시터 컨버터(SCC)의 적용 범위는 점점 더 커지고 있는 실정이다. 그러나 높은 커패시턴스를 갖는 커패시터를 스위치드 커패시터 컨버터(SCC)를 구성하는 시모스(CMOS) 소자와 함께 하나의 칩으로 집적하는 것이 어려움에 따라 칩 외부에 고용량의 커패시터를 배치시키는 구조를 주로 채용하고 있는 실정이다.
본 출원이 해결하고자 하는 과제는, 높은 커패시턴스를 갖는 커패시터를 칩 내에 집적시킴으로써 소자의 면적을 줄이면서 성능이 향상되도록 할 수 있는 스위치드 커패시터 디씨-디씨 컨버터를 제공하는 것이다.
일 예에 따른 스위치드 커패시터 디씨-디씨 컨버터는, 게이트입력단자에 연결되는 게이트와, 전압입력단자에 연결되는 소스단자와, 그리고 제1 접점에 연결되는 드레인단자를 갖는 제1 P채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 전압출력단자에 연결되는 소스단자와, 그리고 제1 접점에 연결되는 드레인단자를 갖는 제1 N채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 제2 접점에 연결되는 소스단자와, 그리고 전압출력단자에 연결되는 드레인단자를 갖는 제2 P채널형 모스트랜지스터와, 게이트입력단자에 연결되는 게이트와, 제2 접점에 연결되는 소스단자와, 그리고 그라운드에 연결되는 드레인단자를 갖는 제2 N채널형 모스트랜지스터와, 그리고 제1 접점 및 제2 접점 사이에 배치되는 커패시터를 포함한다. 커패시터는, 제2 접점 및 제1 접점에 각각 전기적으로 결합되는 제1 하부전극단자 및 제1 상부전극단자를 갖는 제1 커패시터와, 그리고 제1 접점 및 제2 접점에 각각 전기적으로 결합되는 제2 하부전극단자 및 제2 상부전극단자를 갖는 제2 커패시터를 포함한다.
여러 실시예들에 따르면, 트랜지스터들이 배치되지 않는 영역에서는 다층 구조의 커패시터들을 배치시키고, 트랜지스터들이 배치되는 영역에서는 단층 구조의 커패시터를 배치시킴으로써 장치의 면적을 줄일 수 있으며, 다층 구조의 커패시터들은 상호 병렬 연결 구조가 되도록 함으로써 작은 면적을 요구하면서도 높은 커패시턴스를 갖는 커패시터를 칩 내에 집적되도록 할 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 스위치드 커패시터 디씨-디씨 컨버터를 나타내 보인 회로도이다.
도 2는 일 예에 따른 스위치드 커패시터 디씨-디씨 컨버터의 단면 구조를 나타내 보인 도면이다.
도 3은 도 2의 스위치드 커패시터 디씨-디씨 컨버터의 다층 구조의 커패시터들의 등가회로도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 스위치드 커패시터 디씨-디씨 컨버터를 나타내 보인 회로도이다. 도 1을 참조하면, 스위치드 커패시터 디씨-디씨 컨버터(100)는, 제1 씨모스 트랜지스터(CMOS1), 제2 씨모스 트랜지스터(CMOS2), 및 커패시터(CAP)를 포함하여 구성될 수 있다. 제1 씨모스 트랜지스터(CMOS1)는 제1 N채널형 모스트랜지스터(NMOS1) 및 제1 P채널형 모스트랜지스터(PMOS1)로 구성된다. 제2 씨모스 트랜지스터(CMOS2)는 제2 N채널형 모스트랜지스터(NMOS2) 및 제2 P채널형 모스트랜지스터(PMOS2)로 구성된다. 제1 N채널형 모스트랜지스터(NMOS1) 및 제2 N채널형 모스트랜지스터(NMOS2)는, 각각 N+형의 소스/드레인영역에 대응되는 소스/드레인단자를 갖는다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)는, 각각 P+형의 소스/드레인영역에 대응되는 소스/드레인단자를 갖는다. 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자 및 드레인단자는, 각각 전압입력단자(VIN) 및 제1 N채널형 모스트랜지스터(NMOS1)의 드레인단자에 연결된다. 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자는 전압출력단자(VOUT)에 연결된다. 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자 및 드레인단자는, 각각 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자 및 전압출력단자(VOUT)에 연결된다. 제2 N채널형 모스트랜지스터(NMOS2)의 드레인단자는 그라운드(ground)(GND)에 연결된다. 커패시터(CAP)의 일 단자는 제1 P채널형 모스트랜지스터(PMOS1)와 제1 N채널형 모스트랜지스터(NMOS1)의 연결접점(a)에 연결된다. 커패시터(CAP)의 반대 단자는 제2 P채널형 모스트랜지스터(PMOS2)와 제2 N채널형 모스트랜지스터(NMOS2)의 연결접점(b)에 연결된다. 제1 P채널형 모스트랜지스터(PMOS1)와 제1 N채널형 모스트랜지스터(NMOS1) 각각의 게이트단자와, 제2 P채널형 모스트랜지스터(PMOS2)와 제2 N채널형 모스트랜지스터(NMOS2) 각각의 게이트단자는 게이트전압입력단자(VG)에 공통으로 연결된다.
본 예에 따른 스위치드 커패시터 디씨-디씨 컨버터(100)는 두 가지 동작 단계에 의해 입력전압을 다른 레벨의 전압으로 출력시키는 디씨-디씨 컨버터 동작을 수행한다. 이 과정에서 게이트전압입력단자(Vg)를 통해 일정 주파수의 클락 신호(clock signal)가 입력된다. 구체적으로 충전단계(charging phase)에서 게이트전압입력단자(VG)를 통해 일정 크기 이하, 예컨대 0V의 게이트전압신호가 입력된다. 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)와 제2 P채널형 모스트랜지스터(PMOS2)는 턴-온되는 반면, 제1 N채널형 모스트랜지스터(NMOS1)와 제2 N채널형 모스트랜지스터(NMOS2)는 턴-오프된다. 이 상태에서 전류 이동 경로는, 전압입력단자(VIN)에서 연결접점(a), 커패시터(CAP), 및 연결접점(b)를 통해 전압출력단자(VOUT)까지 형성되며, 커패시터(CAP)는 일정 크기의 전하량을 충전한다. 방전단계(discharging phase)에서 게이트전압입력단자(VG)을 통해 문턱전압 크기 이상, 예컨대 5V의 게이트전압신호가 입력된다. 이에 따라 제1 N채널형 모스트랜지스터(NMOS1)와 제2 N채널형 모스트랜지스터(NMOS2)는 턴-온되는 반면, 제1 P채널형 모스트랜지스터(PMOS1)와 제2 P채널형 모스트랜지스터(PMOS2)는 턴-오프된다. 이 상태에서 커패시터(CAP)의 양 단자는 각각 그라운드 및 전압출력단자(VOUT)에 연결된다. 일정 크기의 전하량이 충전된 커패시터(CAP)는 전압소스(voltage source)로 작용하여 전압출력단자(VOUT)를 통해 입력전압과는 다른 레벨의 전압을 출력시킨다.
도 2는 일 예에 따른 스위치드 커패시터 디씨-디씨 컨버터의 단면 구조를 나타내 보인 도면이다. 도 2를 참조하면, 본 예에 따른 스위치드 커패시터 디씨-디씨 컨버터(200)는, 수평 방향(기판 표면에 나란한 방향)을 따라 기판(210)의 다른 영역에 배치되는 제1 영역(201) 및 제2 영역(202)을 포함한다. 제1 영역(201) 내에는 스위칭소자들 및 단층 구조의 커패시터가 배치된다. 제2 영역(202) 내에는 다층 구조의 커패시터들이 배치된다. 제1 영역(201)은 스위칭소자들과 같은 액티브소자들이 배치되는 영역으로 정의될 수 있으며, 제2 영역(202)은 스위칭소자들과 같은 액티브소자들이 배치되지 않는 영역으로 정의될 수 있다. 일 예에서 기판(210)은 p형 도전형을 가질 수 있다. 제1 영역(201)에는 스위칭소자로서 제1 씨모스 트랜지스터(CMOS1) 및 제2 씨모스 트랜지스터(CMOS2)가 배치된다. 제1 씨모스 트랜지스터(CMOS1)는 제1 P채널형 모스트랜지스터(PMOS1)와 제1 N채널형 모스트랜지스터(NMOS1)를 포함한다. 제2 씨모스 트랜지스터(CMOS2)는 제2 P채널형 모스트랜지스터(PMOS2)와 제2 N채널형 모스트랜지스터(NMOS2)를 포함한다. 제1 영역(201)의 스위칭소자 상부에는 단층 구조의 제2 커패시터(510)가 배치된다. 제2 영역(202)에는 수직 방향으로 적층되어 다층 구조를 구성하는 제1 커패시터(410) 및 제2 커패시터(510)가 배치된다.
제1 영역(201)의 기판(210) 상부 일정 영역에는 복수개의 접합영역들이 배치된다. 복수개의 접합영역들은 소스영역 및 드레인영역을 포함한다. 소스영역 및 드레인영역 사이는 채널영역이며, 채널영역 위에는 게이트절연층 및 게이트전극이 순차적으로 배치된다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)는, 각각 p+형의 소스영역 및 드레인영역을 갖는다. 이 p+형의 소스영역 및 드레인영역은 n형의 웰영역으로 둘러싸일 수 있다. 제1 N채널형 모스트랜지스터(NMOS1) 및 제2 N채널형 모스트랜지스터(NMOS2)는, 각각 n+형의 소스영역 및 드레인영역을 갖는다. 각 트랜지스터 사이의 기판(210) 상부 일정 영역에는 트랜치 소자분리절연층이 배치될 수 있다. 제1 영역(201) 및 제2 영역(202)의 기판(210) 위에는 절연층(220)이 배치된다. 비록 도면에서는 구분하지 않았지만, 절연층(220)은 단일층이 아닌 복수층 구조로 이루어질 수 있다. 절연층(220) 내에는 다층 배선 구조(multi-level interconnection structure)가 배치된다. 다층 배선 구조는, 최하부에 배치되는 제1 배선층패턴들(310-319, 319a)을 포함한다. 제1 배선층패턴들(310-319, 319a) 위에는 제2 배선층패턴들(320-323), 제3 배선층패턴들(330-332), 제4 배선층패턴들(340-341), 및 제5 배선층패턴들(351-353)이 수직 방향을 따라 순차적으로 배치될 수 있다.
제1 배선층패턴(310)은 제2 N채널형 모스트랜지스터(NMOS2)의 드레인영역와 비아를 통해 전기적으로 결합된다. 제1 배선층패턴들(311, 313, 315, 318) 각각은 제2 N채널형 모스트랜지스터(NMOS2)의 게이트, 제2 P채널형 모스트랜지스터(PMOS2)의 게이트, 제1 N채널형 모스트랜지스터(NMOS1)의 게이트, 및 제1 P채널형 모스트랜지스터(PMOS1)의 게이트에 비아를 통해 전기적으로 결합된다. 비록 도면에 나타내지는 않았지만, 제1 배선층패턴들(311, 313, 315, 318)은 공통으로 게이트전압입력단자(도 1의 VG)에 전기적으로 연결된다. 제1 배선층패턴(312)은 제2 N채널형 모스트랜지스터(NMOS2)의 소스영역 및 제2 P채널형 모스트랜지스터(PMOS2)의 소스영역과 비아를 통해 전기적으로 결합된다. 제1 배선층패턴(314)은 제2 P채널형 모스트랜지스터(PMOS2)의 드레인영역 및 제1 N채널형 모스트랜지스터(NMOS1)의 소스영역과 비아를 통해 전기적으로 결합된다. 제1 배선층패턴(316)은 제1 N채널형 모스트랜지스터(NMOS1)의 드레인영역과 비아를 통해 전기적으로 결합된다. 제1 배선층패턴들(317, 319) 각각은, 제1 P채널형 모스트랜지스터(PMOS1)의 드레인영역 및 소스영역과 비아를 통해 전기적으로 결합된다.
제1 배선층패턴(310)은 제2 배선층패턴(320), 제3 배선층패턴(330), 및 제4 배선층패턴(340)을 통해 최상부의 제5 배선층패턴(351)과 전기적으로 결합된다. 제1 배선층패턴(310), 제2 배선층패턴(320), 제3 배선층패턴(330), 및 제4 배선층패턴(340), 및 제5 배선층패턴(351)은 중간의 비아를 통해 전기적으로 결합될 수 있다. 제5 배선층패턴(351)은 그라운드 패드(GND)에 전기적으로 연결될 수 있다. 다른 예에서 제5 배선층패턴(351)은 그라운드 패드(GND)로 작용할 수도 있다. 이와 같은 배선 구조에 따라 제2 N채널형 모스트랜지스터(NMOS2)의 드레인영역은 그라운드 패드(GND)에 전기적으로 연결된다. 제1 배선층패턴(312)은 제2 배선층패턴(321) 및 제3 배선층패턴(331)을 통해 제4 배선층패턴(341)에 전기적으로 결합된다. 제1 배선층패턴(312), 제2 배선층패턴(321), 제3 배선층패턴(331), 및 제4 배선층패턴(341)은 중간의 비아를 통해 전기적으로 결합될 수 있다. 제4 배선층패턴(341)은 제2 영역(202) 내로 연장된다. 제4 배선층패턴(341)의 하부면은, 제1 영역(201) 및 제2 영역(202)에 배치되는 제2 커패시터(510)의 제2 상부금속층패턴(514)에 접촉된다.
제1 배선층패턴(314)은 제2 배선층패턴(322) 및 제3 배선층패턴(332)을 통해 제5 배선층패턴(352)과 전기적으로 결합된다. 제1 배선층패턴(314), 제2 배선층패턴(322), 제3 배선층패턴(332), 및 제5 배선층패턴(352)은 중간의 비아를 통해 전기적으로 연결될 수 있다. 본 단면 구조에서 제3 배선층패턴(332) 및 제5 배선층패턴(352) 사이의 배선 구조는 도시되어 있지 않다. 그러나 도면에서 점선(361)으로 표시한 바와 같이, 제3 배선층패턴(332) 및 제5 배선층패턴(352)은 다양한 배선 구조, 예컨대 비아 및 다른 제4 배선층패턴(미도시)을 통해 상호 전기적으로 연결될 수 있다. 제5 배선층패턴(352)은 전압출력단자(VOUT) 패드에 전기적으로 연결되며, 이에 따라 제2 P채널형 모스트랜지스터(PMOS2)의 드레인영역 및 제1 N채널형 모스트랜지스터(NMOS1)의 소스영역은 공통으로 전압출력단자(VOUT)에 전기적으로 연결된다.
제1 배선층패턴들(316, 319)은 제2 배선층패턴(323)과 전기적으로 결합된다. 제1 배선층패턴들(316, 319) 및 제2 배선층패턴(323)은 중간의 비아를 통해 전기적으로 연결된다. 제2 배선층패턴(323)의 하부면은, 제2 영역(202)에 배치되는 제1 커패시터(410)의 제1 상부금속층패턴(414)에 접촉된다. 제2 배선층패턴(323)의 상부면은, 제1 영역(201) 및 제2 영역(202)에 배치되는 제2 커패시터(510)의 제2 하부금속층패턴(512)에 접촉된다. 이에 따라 제1 N채널형 모스트랜지스터(NMOS1)의 드레인영역 및 제1 P채널형 모스트랜지스터(PMOS1)의 드레인영역은, 제1 커패시터(410)의 상부금속층패턴(414) 및 제2 커패시터(510)의 하부금속층패턴(512)과 전기적으로 연결된다. 제1 배선층패턴(317)은 제5 배선층패턴(353)과 전기적으로 결합된다. 본 단면 구조에서 제1 배선층패턴(317) 및 제5 배선층패턴(353) 사이의 배선 구조는 도시되어 있지 않다. 그러나 도면에서 점선(362)으로 표시한 바와 같이, 제1 배선층패턴(317) 및 제5 배선층패턴(353)은 다양한 배선 구조, 예컨대 비아 및 다른 제3 및 제4 배선층패턴(미도시)을 통해 상호 전기적으로 연결될 수 있다. 제5 배선층패턴(353)은 전압입력단자(VIN) 패드에 전기적으로 연결되며, 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)의 소스영역은 전압입력단자(VIN)에 전기적으로 연결된다.
제2 영역(202)의 기판(210) 상부 일정 영역에는 트랜치 소자분리절연층(211)이 배치된다. 도면에 나타내지는 않았지만, 다른 예에서 제2 영역(202)의 기판(210) 상부에는 레지스터, 인턱터와 같은 수동소자들이 배치될 수도 있다. 제2 영역(202)에서 기판(210) 위의 절연층(220) 내에는 제1 배선층패턴(319a)이 배치된다. 제1 배선층패턴(319a)은, 제1 영역(201) 내의 다른 제1 배선층패턴들(310-319)와 실질적으로 동일한 수평 레벨상에 배치될 수 있다. 즉 제1 배선층패턴(319a)은, 제1 영역(201) 내의 다른 제1 배선층패턴들(310-319)과 단일 공정에 의해 형성될 수 있다. 제1 배선층패턴(130)은, 도 1 내지 도 5를 참조하여 설명한 커패시터(100)의 금속층(130)과 동일한 층일 수 있다. 제1 배선층패턴(319a)은, 제1 영역(201) 내의 다른 제1 배선층패턴들(310-319)과 전기적으로 고립되도록 배치될 수 있다.
제1 배선층패턴(319a) 위에는 복수개의 컨택홀들을 갖는 제1 더미절연층패턴(411)이 배치된다. 제1 더미절연층패턴(411)은 절연층(220)과 동일한 물질층일 수 있다. 이 경우 제1 영역(201) 및 제2 영역(202)에 절연층(220)을 형성한 후, 제2 영역(202)에서 컨택홀이 형성될 영역만을 노출시키는 마스크층패턴을 이용한 식각으로 컨택홀을 형성함으로써 제1 더미절연층패턴(411)을 형성할 수 있다. 제1 더미절연층패턴(411) 및 제1 배선층패턴(319a)의 노출 표면 위에 제1 하부금속층패턴(412)이 배치된다. 제1 하부금속층패턴(412) 위에는 순차적으로 제1 유전체층패턴(413) 및 제1 상부금속층패턴(414)이 배치된다. 제1 하부금속층패턴(412), 제1 유전체층패턴(413), 및 제1 상부금속층패턴(414)은 제1 커패시터(410)를 구성한다. 제1 상부금속층패턴(414)의 상부면은, 제2 영역(202) 내에서 제2 배선층패턴(323)의 하부면과 접한다. 제1 배선층패턴(319a)은 비아(600)를 통해 제4 배선층패턴(341)과 전기적으로 결합된다.
제1 영역(201) 및 제2 영역(202)의 제2 배선층패턴(323)의 상부면 위에는 복수개의 컨택홀들을 갖는 제2 더미절연층패턴(511)이 배치된다. 제2 더미절연층패턴(511)은 절연층(220)과 동일한 물질층일 수 있다. 이 경우 제1 영역(201) 및 제2 영역(202)에 절연층(220)을 형성한 후, 제1 영역(201) 및 제2 영역(202)에서 컨택홀이 형성될 영역만을 노출시키는 마스크층패턴을 이용한 식각으로 컨택홀을 형성함으로써 제2 더미절연층패턴(511)을 형성할 수 있다. 제2 더미절연층패턴(511) 및 제2 배선층패턴(323)의 노출 표면 위에 제2 하부금속층패턴(512)이 배치된다. 제2 하부금속층패턴(512) 위에는 순차적으로 제2 유전체층패턴(513) 및 제2 상부금속층패턴(514)이 배치된다. 제2 하부금속층패턴(512), 제2 유전체층패턴(513), 및 제2 상부금속층패턴(514)은 제2 커패시터(510)를 구성한다. 제2 상부금속층패턴(514)의 상부면은, 제1 영역(201) 및 제2 영역(202) 내에서 제4 배선층패턴(341)의 하부면과 접한다.
이와 같이, 본 예에 따른 스위치드 커패시터 디씨-디씨 컨버터(200)에 있어서, 커패시터 구조를 다층 구조로 형성하고, 특히 제2 영역(202)에서 제1 커패시터(410) 및 제2 커패시터(510)가 수직 방향으로 중첩되도록 배치하고, 제2 커패시터(510)를 제1 영역(201) 내로 연장되도록 배치함으로써 스위치드 커패시터 디씨-디씨 컨버터(200) 내에서의 커패시터가 차지하는 면적을 감소시킬 수 있다.
도 3은 도 2의 스위치드 커패시터 디씨-디씨 컨버터의 다층 구조의 커패시터들의 등가회로도이다. 도 3을 도 2와 함께 참조하면, 제1 커패시터(410)는 제1 하부금속층패턴(412) 및 제1 상부금속층패턴(414)에 각각 대응하는 제1 하부전극단자 및 제1 상부전극단자를 갖는다. 마찬가지로 제2 커패시터(510)는 제2 하부금속층패턴(512) 및 제2 상부금속층패턴(514)에 각각 대응하는 제2 하부전극단자 및 제2 상부전극단자를 갖는다. 제1 커패시터(410)의 제1 하부금속층패턴(412)은 제1 배선층패턴(319a)에 전기적으로 결합된다. 제1 커패시터(410)의 제1 상부금속층패턴(414)은 제2 배선층패턴(323)을 통해 연결접점(a)에 전기적으로 결합된다. 제2 커패시터(510)의 제2 하부금속층패턴(512)은 제2 배선층패턴(323)을 통해 연결접점(a)에 전기적으로 결합된다. 따라서 제1 커패시터(410)의 제1 상부금속층패턴(414)과 제2 커패시터(510)의 제2 하부금속층패턴(512)은 제2 배선층패턴(323)에 공통으로 결합된다. 제2 커패시터(510)의 제2 상부금속층패턴(514)은 제4 배선층패턴(341)을 통해 연결접점(b)에 전기적으로 결합된다. 제1 배선층패턴(319a) 및 제4 배선층패턴(341)이 비아(600)를 통해 전기적으로 결합됨에 따라, 제2 커패시터(510)의 제2 상부금속층패턴(514)과 제1 커패시터(410)의 제1 하부금속층패턴(412)은 연결접점(b)에 공통으로 결합된다. 이와 같은 연결구조에 따르면, 연결접점(a)와 연결접점(b) 사이에서 제1 커패시터(410) 및 제2 커패시터(510)는 상호 병렬 연결 구조가 만들어진다. 따라서 제1 커패시터(410)가 갖는 제1 커패시턴스(C1)와 제2 커패시터(510)가 갖는 제2 커패시턴스(C2)를 합한 커패시턴스가 전체 커패시턴스가 되어, 스위치드 커패시터 디씨-디씨 컨버터를 구성하는 커패시터의 커패시턴스가 증가된다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
200...스위치드 커패시터 디씨-디씨 컨버터(200)
210...기판 211...트랜치 소자분리절연층
220...절연층 310-319, 319a...제1 배선층패턴
320-323...제2 배선층패턴 330-332...제3 배선층패턴
340-341...제4 배선층패턴 351-353...제5 배선층패턴
410...제1 커패시터 411...제1 더미절연층패턴
412...제1 하부금속층패턴 413...제1 유전체층패턴
414...제1 상부금속층패턴 510...제2 커패시터
511...제2 더미절연층패턴 512...제2 하부금속층패턴
513...제2 유전체층패턴 514...제2 상부금속층패턴

Claims (13)

  1. 게이트입력단자에 연결되는 게이트와, 전압입력단자에 연결되는 소스단자와, 그리고 제1 접점에 연결되는 드레인단자를 갖는 제1 P채널형 모스트랜지스터;
    상기 게이트입력단자에 연결되는 게이트와, 전압출력단자에 연결되는 소스단자와, 그리고 상기 제1 접점에 연결되는 드레인단자를 갖는 제1 N채널형 모스트랜지스터;
    상기 게이트입력단자에 연결되는 게이트와, 제2 접점에 연결되는 소스단자와, 그리고 상기 전압출력단자에 연결되는 드레인단자를 갖는 제2 P채널형 모스트랜지스터;
    상기 게이트입력단자에 연결되는 게이트와, 상기 제2 접점에 연결되는 소스단자와, 그리고 그라운드에 연결되는 드레인단자를 갖는 제2 N채널형 모스트랜지스터; 및
    상기 제1 접점 및 제2 접점 사이에 배치되는 커패시터를 포함하되,
    상기 커패시터는,
    상기 제2 접점 및 제1 접점에 각각 전기적으로 결합되는 제1 하부전극단자 및 제1 상부전극단자를 갖는 제1 커패시터; 및
    상기 제1 접점 및 제2 접점에 각각 전기적으로 결합되는 제2 하부전극단자 및 제2 상부전극단자를 갖는 제2 커패시터를 포함하는 스위치드 커패시터 디씨-디씨 컨버터.
  2. 제1항에 있어서,
    상기 제1 P채널형 모스트랜지스터, 제1 N채널형 모스트랜지스터, 제2 P채널형 모스트랜지스터, 및 제2 N채널형 모스트랜지스터는 기판의 제1 영역에 배치되고,
    상기 제1 커패시터는 상기 기판의 제2 영역에서 상기 기판 위에 배치되며, 그리고
    상기 제2 커패시터는 상기 기판의 제1 영역 및 제2 영역에서 상기 기판 위에 배치되는 스위치드 커패시터 디씨-디씨 컨버터.
  3. 제2항에 있어서,
    상기 제1 커패시터 및 제2 커패시터는 상기 제2 영역의 기판 위에서 수직 방향으로 상호 중첩되도록 배치되는 스위치드 커패시터 디씨-디씨 컨버터.
  4. 제2항에 있어서,
    상기 제1 커패시터는, 상기 기판 위의 제1 배선층패턴 위에서 복수의 컨택홀들을 갖는 제1 더미절연층패턴과, 상기 컨택홀들에 의해 노출되는 제1 배선패턴층 위에 배치되는 제1 하부금속층패턴과, 상기 제1 하부금속층패턴 위에 배치되는 제1 유전체층패턴과, 그리고 상기 제1 유전체층패턴 위에 배치되는 제1 상부금속층패턴으로 구성되는 스위치드 커패시터 디씨-디씨 컨버터.
  5. 제4항에 있어서,
    상기 제1 상부금속층패턴은 상기 제1 영역 및 제2 영역의 기판 위에 배치되는 제2 배선층패턴과 전기적으로 결합되도록 배치되는 스위치드 커패시터 디씨-디씨 컨버터.
  6. 제5항에 있어서,
    상기 제1 상부금속층패턴은, 상부면이 상기 제2 배선층패턴의 하부면에 접촉되도록 배치되는 스위치드 커패시터 디씨-디씨 컨버터.
  7. 제5항에 있어서,
    상기 제2 커패시터는, 상기 제2 배선층패턴 위에서 복수의 컨택홀들을 갖는 제2 더미절연층패턴과, 상기 컨택홀들에 의해 노출되는 제2 배선패턴층 위에 배치되는 제2 하부금속층패턴과, 상기 제2 하부금속층패턴 위에 배치되는 제2 유전체층패턴과, 그리고 상기 제2 유전체층패턴 위에 배치되는 제2 상부금속층패턴으로 구성되는 스위치드 커패시터 디씨-디씨 컨버터.
  8. 제7항에 있어서,
    상기 제2 상부금속층패턴은 상기 제1 영역 및 제2 영역의 기판 위에 배치되는 제4 배선층패턴과 전기적으로 결합되도록 배치되는 스위치드 커패시터 디씨-디씨 컨버터.
  9. 제8항에 있어서,
    상기 제2 상부금속층패턴은, 상부면이 상기 제4 배선층패턴의 하부면에 접촉되도록 배치되는 스위치드 커패시터 디씨-디씨 컨버터.
  10. 제8항에 있어서,
    상기 제1 배선층패턴 및 제4 배선층패턴은 비아에 의해 전기적으로 상호 결합되는 스위치드 커패시터 디씨-디씨 컨버터.
  11. 제8항에 있어서,
    상기 제2 배선층패턴은, 상기 제1 영역 내에서 상기 제1 P채널형 모스트랜지스터의 드레인 및 제1 N채널형 모스트랜지스터의 드레인에 공통으로 결합되는 스위치드 커패시터 디씨-디씨 컨버터.
  12. 제11항에 있어서,
    상기 제4 배선층패턴은, 상기 제1 영역 내에서 상기 제2 P채널형 모스트랜지스터의 소스 및 제2 N채널형 모스트랜지스터의 소스에 공통으로 결합되는 스위치드 커패시터 디씨-디씨 컨버터.
  13. 제12항에 있어서,
    상기 제2 배선층패턴 및 제4 배선층패턴은 상호 전기적으로 결합되는 스위치드 디씨-디씨 컨버터.
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