CN111370400B - 静电放电防护装置与具有电容的整合被动组件 - Google Patents

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Abstract

本发明公开一种静电放电防护装置与具有电容的整合被动组件。所述静电放电防护装置包括配置在封装的重布线层结构中的晶体管、阻抗以及电容。晶体管的第一端与第二端分别耦接至重布线层结构的第一电力轨线与第二电力轨线。阻抗的第一端耦接至第一电力轨线。阻抗的第二端耦接至晶体管的控制端。电容的第一端耦接至阻抗的第二端。电容的第二端耦接至第二电力轨线。

Description

静电放电防护装置与具有电容的整合被动组件
技术领域
本发明涉及一种集成电路的封装，且特别是涉及一种静电放电防护装置与具有电容的整合被动组件。
背景技术
扇出型(fan-out)封装被视为下世代高性价比、高整合度的集成电路(Integratedcircuit,IC)封装技术。一些研究指出，多芯片封装(multi-chip package,MCP)容易衍生出带电器件模式(charged-device model,CDM)的静电放电(electrostatic discharge,ESD)。此ESD电流往往会损坏芯片(集成电路)。一般ESD防护电路被配置在芯片(集成电路)内。被配置在芯片内的一般ESD防护电路会增加芯片的布局面积，降低生产效益。
静电放电(electrostatic discharge,ESD)防护装置可以被配置于硅中介层(interposer)内。为减少制作成本(为了减少光掩模数量)，被配置于硅中介层内的ESD防护电路可以采用二极管(diode)等无源元件作为ESD防护元件。
发明内容
本发明实施例的目的在于提供一种静电放电(electrostatic discharge,ESD)防护装置与具有电容的整合被动组件(IPD，Integrated Passive Device)，其可以被实现在封装(Package)的重布线层(redistribution layer,RDL)结构中。
本发明的一实施例提供一种ESD防护装置。所述ESD防护装置包括第一晶体管、阻抗以及电容。第一晶体管配置在封装的RDL结构中。第一晶体管的第一端与第二端分别耦接至RDL结构的第一电力轨线与第二电力轨线。在封装中容置有至少一个集成电路。所述集成电路的第一电力焊垫与第二电力焊垫分别耦接至RDL结构的第一电力轨线与第二电力轨线。阻抗配置在RDL结构中。阻抗的第一端耦接至第一电力轨线。阻抗的第二端耦接至第一晶体管的控制端。电容配置在RDL结构中。电容的第一端耦接至阻抗的第二端。电容的第二端耦接至第二电力轨线。
本发明的一实施例提供一种具有电容的整合被动组件。所述整合被动组件包括第一电容以及第二电容。第一电容配置在封装的RDL结构中。在封装中容置有至少一个集成电路，所述集成电路的至少一个焊垫经由该RDL结构分别耦接至该封装的至少一个接脚。第二电容配置在RDL结构中。第二电容的第一端耦接至第一电容的第一端。第二电容的第二端耦接至第一电容的第二端。RDL结构的导电部件作为第二电容的一电极板。在RDL结构的垂直投影面中，该导电部件对第一电容完全重叠或部分重叠。
本发明的一实施例提供一种ESD防护装置。所述ESD防护装置包括第一晶体管、第二晶体管、阻抗以及电容。第一晶体管的第一端与第二端分别耦接至第一电力轨线与第二电力轨线。阻抗的第一端耦接至第一电力轨线。阻抗的第二端耦接至第一晶体管的控制端。电容的第一端耦接至阻抗的第二端。电容的第二端耦接至第二电力轨线。第二晶体管的控制端耦接至阻抗的第二端与电容的第一端。第二晶体管的第一端耦接至封装的信号接脚。第二晶体管的第二端耦接至第一电力轨线或第二电力轨线。
基于上述，本发明诸实施例所述ESD防护装置与具有电容的整合被动组件可以被实现在封装的RDL结构中，以提供ESD防护功能。在一些实施例中，所述ESD防护装置的电容包括配置在封装的RDL结构中的第一电容以及第二电容。RDL结构的一个导电部件作为第二电容的一电极板。在RDL结构的垂直投影面中，所述导电部件对第一电容完全重叠或部分重叠，以减少电容的布局面积。
为让本发明能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1是本发明的一实施例所绘示被配置于封装(Package)的一种静电放电(ESD)防护装置的电路方块(circuit block)示意图；
图2是本发明的一实施例说明封装的布局结构的剖面示意图；
图3是本发明的一实施例说明ESD防护装置的布局结构的剖面示意图；
图4是本发明的另一实施例说明ESD防护装置的布局结构的剖面示意图；
图5是本发明的又一实施例说明ESD防护装置的布局结构的剖面示意图；
图6是本发明的再一实施例说明ESD防护装置的布局结构的剖面示意图；
图7是本发明的更一实施例说明ESD防护装置的布局结构的剖面示意图；
图8是本发明的另一实施例说明ESD防护装置的布局结构的剖面示意图；
图9是本发明的又一实施例说明ESD防护装置的布局结构的剖面示意图；
图10是本发明的再一实施例说明ESD防护装置110的布局结构的剖面示意图；
图11是本发明的一实施例说明具有电容的整合被动组件的布局结构的剖面示意图；
图12是本发明的另一实施例所绘示一种ESD防护装置的电路方块示意图；
图13是本发明的又一实施例所绘示一种ESD防护装置的电路方块示意图；
图14是本发明的再一实施例所绘示一种ESD防护装置的电路方块示意图；
图15是本发明的一实施例说明一种具有电容的整合被动组件(IPD，IntegratedPassive Device)的布局结构的剖面示意图。
符号说明
100：封装
101：重布线层(RDL)结构
110、130、1200、1300、1400：静电放电(ESD)防护装置
111、114、115、116、117、118：晶体管
112：阻抗
113：电容
113a、113b、113c、113d、113e：电极板
114d：漏极电极
114s：源极电极
120、140：集成电路
121：第一电力焊垫
122：第二电力焊垫
123：信号焊垫
200：基板
1100：电容
C：等效电阻
C1、C3、C5、C8、C11、C111：第一电容
C1a、C1b、C2a、C2b、C3a、C3b、C4a、C4b、C5a、C5b、C6a、C6b、C7a、C7b、C8a、C8b、C9a、C9b、C10a、C10b、C11a、C11b、C12a、C12b、C13a、C13b、C14a、C14b、C111a、C111b、C112a、C112b、C113a、C113b：电极板
C2、C4、C6、C9、C12、C112：第二电容
C7、C10、C13、C113：第三电容
C14：第四电容
L150：电感
PP1：第一电力接脚
PP2：第二电力接脚
PR1：第一电力轨线
PR2：第二电力轨线
SP1：信号接脚
W1：信号导线
具体实施方式
在本案说明书全文(包括权利要求)中所使用的「耦接(或连接)」一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。
图1是依照本发明的一实施例所绘示被配置于封装(Package)100的一种静电放电(ESD)防护装置110的电路方块(circuit block)示意图。封装100具有重布线层(redistribution layer,RDL)结构与多个接脚。本实施例并不限制封装100的RDL结构的实施方式。举例来说，依照设计需求，封装100的所述RDL结构可以包括现有的RDL结构以及/或是其他的RDL结构。
封装100可以容置一个或多个集成电路(或称芯片，例如图1所示集成电路120)。所述RDL结构与集成电路120被配置在封装100中，其中所述RDL结构在集成电路120的外部。
集成电路120可以通过封装100的RDL结构而电性耦接至一个或多个接脚。举例来说，集成电路120的一个信号焊垫123可以经由封装100的RDL结构的信号导线W1而耦接至封装100的信号接脚SP1。再举例来说，集成电路120的第一电力焊垫121可以耦接至封装100的RDL结构的第一电力轨线PR1，而集成电路120的第二电力焊垫122可以耦接至封装100的RDL结构的第二电力轨线PR2。因此，集成电路120可以通过RDL结构的第一电力轨线PR1而电性耦接至第一电力接脚PP1，以及集成电路120可以通过RDL结构的第二电力轨线PR2而电性耦接至第二电力接脚PP2。依照设计需求，当第一电力轨线PR1为系统电压轨线时，第二电力轨线PR2可以是参考电压轨线(例如接地电压轨线)。当第一电力轨线PR1为所述参考电压轨线时，第二电力轨线PR2可以是所述系统电压轨线。
ESD防护装置110被配置在封装100的所述RDL结构中，亦即所述ESD防护装置110在集成电路120的外部。ESD防护装置110包括晶体管111、阻抗112、电容113、晶体管114、晶体管115与晶体管116。晶体管111、阻抗112、电容113、晶体管114、晶体管115与晶体管116均被配置在封装100的RDL结构中。依照设计需求，晶体管111、晶体管114、晶体管115以及/或是晶体管116可以是多个薄膜晶体管(thin film transistor,TFT)、或是阵列式排列的薄膜晶体管，为方便说明，图示与内文都以一个薄膜晶体管表示。再者，薄膜晶体管的半导体层材料可以是多晶硅(poly silicon)、金属氧化物，例如氧化铟镓锌(IGZO)、微晶硅(microcrystalline silicon)或是其他类型的半导体材料。举例来说，晶体管111、晶体管114、晶体管115以及/或是晶体管116可以是P型低温多晶硅薄膜晶体管(low temperaturepolysilicon thin film transistor,LTPS-TFT)。
晶体管111的第一端(例如源极)与控制端(例如栅极)耦接至第一电力轨线PR1(例如系统电压轨线)。晶体管111的第二端(例如漏极)耦接至第二电力轨线PR2(例如接地电压轨线)。因此，晶体管111可以作为二极管，其中晶体管111的第一端与控制端相当于二极管的阴极，而晶体管111的第二端相当于二极管的阳极。图1所示晶体管111被绘示为一个p通道金属氧化物半导体(p-channel metal oxide semiconductor,PMOS)晶体管，然而在其他实施例中，图1所示晶体管111可能是n通道金属氧化物半导体(n-channel metal oxidesemiconductor,NMOS)晶体管或是其他晶体管。在以NMOS晶体管实现晶体管111的情况下，晶体管111的第一端(例如源极)与控制端(例如栅极)耦接至第二电力轨线PR2(例如接地电压轨线)，而晶体管111的第二端(例如漏极)耦接至第一电力轨线PR1(例如系统电压轨线)。在一些实施例中，晶体管111可以依照设计需求而被省略。
阻抗112的第一端耦接至所述RDL结构的第一电力轨线PR1。电容113的第一端耦接至阻抗112的第二端。电容113的第二端耦接至所述RDL结构的第二电力轨线PR2。晶体管114的控制端(例如栅极)耦接至阻抗112的第二端与电容113的第一端。晶体管114的第一端(例如源极)耦接至所述RDL结构的第一电力轨线PR1(例如系统电压轨线)。晶体管114的第二端(例如漏极)耦接至所述RDL结构的第二电力轨线PR2(例如接地电压轨线)。图1所示晶体管114被绘示为一个PMOS晶体管，然而在其他实施例中，图1所示晶体管114可能是NMOS晶体管或是其他晶体管。在以NMOS晶体管实现晶体管114的情况下，晶体管114的第一端(例如漏极)耦接至所述RDL结构的第一电力轨线PR1，而晶体管114的第二端(例如源极)耦接至所述RDL结构的第二电力轨线PR2。
晶体管115的第一端(例如源极)与控制端(例如栅极)耦接至第一电力轨线PR1(例如系统电压轨线)。晶体管115的第二端(例如漏极)耦接至封装100的信号接脚SP1。因此，晶体管115可以作为二极管，其中晶体管115的第一端与控制端相当于二极管的阴极，而晶体管115的第二端相当于二极管的阳极。图1所示晶体管115被绘示为一个PMOS晶体管，然而在其他实施例中，图1所示晶体管115可能是NMOS晶体管或是其他晶体管。在以NMOS晶体管实现晶体管115的情况下，晶体管115的第一端(例如源极)与控制端(例如栅极)耦接至第二电力轨线PR2(例如接地电压轨线)，而晶体管115的第二端(例如漏极)耦接至第一电力轨线PR1(例如系统电压轨线)。在一些实施例中，晶体管115可以依照设计需求而被省略。
晶体管116的第一端(例如源极)与控制端(例如栅极)耦接至信号接脚SP1。晶体管116的第二端(例如漏极)耦接至第二电力轨线PR2(例如接地电压轨线)。晶体管116的实施细节可以参照晶体管115的相关说明来类推，故不再赘述。
图1所示ESD防护装置110可以被整合至封装100的所述RDL结构内。因此，ESD防护装置110可适用于任何面板制造制作工艺，例如面板级扇出型封装(Fan-Out Panel LevelPackaging,FOPLP)制作工艺。
图2是依照本发明的一实施例说明封装100的布局结构的剖面示意图。封装100的多个接脚(例如图2所示第一电力接脚PP1)电性耦接至基板(substrate)200的不同焊垫(未绘示)。依照设计需求，基板200可以是显示面板的玻璃基板、印刷电路板或是其他电路基板。封装100包括RDL结构101。RDL结构101上方覆盖了封装材料(不导电材料)，以保护RDL结构101、集成电路120与集成电路140。图2所示封装100、RDL结构101、ESD防护装置110、集成电路120、信号接脚SP1、第一电力接脚PP1以及第二电力接脚PP2可以参照图1的实施例所述封装100、RDL结构、ESD防护装置110、集成电路120、信号接脚SP1、第一电力接脚PP1以及第二电力接脚PP2的相关说明。
在图2所示实施例中，封装100容置了集成电路120与集成电路140。集成电路140可以参照集成电路120的相关说明来类推。集成电路120与集成电路140可以通过封装100的RDL结构101而电性耦接至封装100的一个或多个接脚。举例来说，集成电路120的信号焊垫123可以经由封装100的RDL结构101的信号导线而电性耦接至信号接脚SP1。再举例来说，集成电路120的第一电力焊垫121可以通过RDL结构101的第一电力轨线而电性耦接至第一电力接脚PP1，以及集成电路120的第二电力焊垫122可以通过RDL结构101的第二电力轨线而电性耦接至第二电力接脚PP2。
ESD防护装置110与ESD防护装置130被配置在封装100的所述RDL结构101中。亦即，所述ESD防护装置110与ESD防护装置130被配置在集成电路120与集成电路140的外部。ESD防护装置130可以参照ESD防护装置110的相关说明来类推。
图3是依照本发明的一实施例说明ESD防护装置110的布局结构的剖面示意图。请参照图1与图3。电容113与晶体管114均被配置在封装100的RDL结构101中。晶体管114的源极电极114s与漏极电极114d被配置在RDL结构101的第二金属层(一般称为M2层)。源极电极114s经由介层窗插塞(via)电性耦接至第一电力轨线PR1(例如系统电压轨线)，而漏极电极114d经由介层窗插塞电性耦接至第二电力轨线PR2(例如接地电压轨线)。第一电力轨线PR1与第二电力轨线PR2被配置在RDL结构101的金属电镀层。所述金属电镀层的材质可以依照设计需求来决定。例如，所述金属电镀层的材质可以是铜、金或铝等。随着基板的尺寸增加，以铜电镀层为例，为了改善铜电镀层成膜均匀性，可以同时设置虚设铜(Dummy Cu)降低电镀装置施加在基板各处的电场差异。在一实施例中，铜电镀层的虚设铜，可以被利用来作为第一电力轨线PR1与/或第二电力轨线PR2，降低ESD防护装置的布局面积。
在图3所示实施例中，第二电力轨线PR2的一部分被用来作为电容113的一个电极板113a。电容113的另一个电极板113b则被配置在RDL结构101的所述第二金属层中。电极板113b被叠置于电极板113a的下方，以形成电容113。电容113的电极板113b可以被电连接至晶体管114的栅极。
图4是依照本发明的另一实施例说明ESD防护装置110的布局结构的剖面示意图。图4所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2可以参照图3所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2的相关说明，故不再赘述。
请参照图1与图4。在图4所示实施例中，电容113的一个电极板113c被配置在RDL结构101的所述第二金属层中。电极板113c电连接至晶体管114的漏极电极114d。电容113的另一个电极板113d则被配置在RDL结构101的第一金属层(一般称为M1层)中。电极板113d被叠置于电极板113c的下方，以形成电容113。电容113的电极板113d可以被电连接至晶体管114的栅极。
图5是依照本发明的又一实施例说明ESD防护装置110的布局结构的剖面示意图。图5所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2可以参照图3所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2的相关说明，故不再赘述。
请参照图1与图5。在图5所示实施例中，电容113的一个电极板113c被配置在RDL结构101的所述第二金属层中。电容113的另一个电极板113e则被配置在RDL结构101的多晶硅层(一般称为POLY层)中。电极板113e被叠置于电极板113c的下方，以形成电容113。电极板113e电连接至晶体管114的漏极电极114d。电容113的电极板113c可以被电连接至晶体管114的栅极。
依照设计需求，在一些实施例中，图1所示电容113可以采用并联设计。例如，电容113可以包括相互并联的第一电容C1以及第二电容C2。第一电容C1与第二电容C2配置在RDL结构101中。第一电容C1的第一端与第二电容C2的第一端耦接至图1所示阻抗112的第二端。第一电容C1的第二端与第二电容C2的第二端耦接至第二电力轨线PR2。重布线层结构101的导电部件被用来作为第二电容C2的一个电极板。在重布线层结构101的垂直投影面中，所述导电部件对第一电容C1完全重叠或部分重叠。
举例来说，图6是依照本发明的再一实施例说明ESD防护装置110的布局结构的剖面示意图。图6所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2可以参照图3所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2的相关说明，故不再赘述。
请参照图1与图6。在图6所示实施例中，电容113包括相互并联的第一电容C1以及第二电容C2。第一电容C1的一个电极板C1a被配置在RDL结构101的所述第二金属层中。电极板C1a电连接至晶体管114的漏极电极114d。第一电容C1的另一个电极板C1b则被配置在RDL结构101的所述第一金属层中。电极板C1b被叠置于电极板C1a的下方，以形成第一电容C1。重布线层结构101的第二电力轨线PR2(导电部件)的一部分被用来作为第二电容C2的一个电极板C2a。第二电容C2的另一个电极板C2b则被配置在RDL结构101的所述第二金属层中。电极板C2b可以经由介层窗插塞而电性耦接至电极板C1b。电极板C2b被叠置于电极板C2a的下方，以形成第二电容C2。第一电容C1的电极板C1b与第二电容C2的电极板C2b可以被电连接至晶体管114的栅极。在重布线层结构101的垂直投影面中，所述电极板C2a(导电部件)对第一电容C1完全重叠或部分重叠，以降低电容113的布局面积。
图7是依照本发明的更一实施例说明ESD防护装置110的布局结构的剖面示意图。图7所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2可以参照图3所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2的相关说明，故不再赘述。
请参照图1与图7。在图7所示实施例中，电容113包括相互并联的第一电容C3以及第二电容C4。第一电容C3的一个电极板C3a被配置在RDL结构101的所述第一金属层中。第一电容C3的另一个电极板C3b则被配置在RDL结构101的所述多晶硅层中。电极板C3b被叠置于电极板C3a的下方，以形成第一电容C3。第二电容C4的一个电极板C4a被配置在RDL结构101的所述第二金属层中。第一电容C3的电极板C3a与第二电容C4的电极板C4a可以被电连接至晶体管114的栅极。第二电容C4的另一个电极板C4b则被配置在RDL结构101的所述多晶硅层中。电极板C4b与电极板C3b电连接至晶体管114的漏极电极114d。电极板C4b被叠置于电极板C4a的下方，以形成第二电容C4。
图8是依照本发明的另一实施例说明ESD防护装置110的布局结构的剖面示意图。图8所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2可以参照图3所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2的相关说明，故不再赘述。
请参照图1与图8。在图8所示实施例中，电容113包括相互并联的第一电容C5、第二电容C6以及第三电容C7。第一电容C5的一个电极板C5a被配置在RDL结构101的所述第二金属层中。电极板C5a电连接至晶体管114的漏极电极114d。第一电容C5的另一个电极板C5b被配置在RDL结构101的所述第一金属层中。电极板C5b可以被电连接至晶体管114的栅极。电极板C5b被叠置于电极板C5a的下方，以形成第一电容C5。第二电容C6的一个电极板C6a被配置在RDL结构101的所述第一金属层中。电极板C6a电连接至电极板C5b。第二电容C6的另一个电极板C6b被配置在RDL结构101的所述多晶硅层中。电极板C6b电连接至晶体管114的漏极电极114d。电极板C6b被叠置于电极板C6a的下方，以形成第二电容C6。第三电容C7的一个电极板C7a被配置在RDL结构101的所述第二金属层中。电极板C7a可以被电连接至晶体管114的栅极。第三电容C7的另一个电极板C7b被配置在RDL结构101的所述多晶硅层中。电极板C7b电连接至电极板C6b与晶体管114的漏极电极114d。电极板C7b被叠置于电极板C7a的下方，以形成第三电容C7。
图9是依照本发明的又一实施例说明ESD防护装置110的布局结构的剖面示意图。图9所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2可以参照图3所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2的相关说明，故不再赘述。
请参照图1与图9。在图9所示实施例中，电容113包括相互并联的第一电容C8、第二电容C9以及第三电容C10。第一电容C8的一个电极板C8a被配置在RDL结构101的所述第二金属层中。电极板C8a可以被电连接至晶体管114的栅极。第一电容C8的另一个电极板C8b被配置在RDL结构101的所述多晶硅层中。电极板C8b电连接至晶体管114的漏极电极114d。电极板C8b被叠置于电极板C8a的下方，以形成第一电容C8。重布线层结构101的第二电力轨线PR2(导电部件)的一部分被用来作为第二电容C9的一个电极板C9a。第二电容C9的另一个电极板C9b被配置在RDL结构101的所述第二金属层中。电极板C9b电连接至电极板C8a。电极板C9b被叠置于电极板C9a的下方，以形成第二电容C9。第三电容C10的一个电极板C10a被配置在RDL结构101的所述第一金属层中。电极板C10a可以被电连接至晶体管114的栅极。第三电容C10的另一个电极板C10b被配置在RDL结构101的所述多晶硅层中。电极板C10b电连接至晶体管114的漏极电极114d。电极板C10b被叠置于电极板C10a的下方，以形成第三电容C10。
图10是依照本发明的再一实施例说明ESD防护装置110的布局结构的剖面示意图。图10所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2可以参照图3所示RDL结构101、ESD防护装置110、晶体管114、源极电极114s、漏极电极114d、第一电力轨线PR1以及第二电力轨线PR2的相关说明，故不再赘述。
请参照图1与图10。在图10所示实施例中，电容113包括相互并联的第一电容C11、第二电容C12、第三电容C13以及第四电容C14。第一电容C11的一个电极板C11a被配置在RDL结构101的所述第二金属层中。电极板C11a可以被电连接至晶体管114的栅极。第一电容C11的另一个电极板C11b被配置在RDL结构101的所述多晶硅层中。电极板C11b电连接至晶体管114的漏极电极114d。电极板C11b被叠置于电极板C11a的下方，以形成第一电容C11。第二电容C12的一个电极板C12a被配置在RDL结构101的所述第二金属层中。电极板C12a电连接至晶体管114的漏极电极114d。第二电容C12的另一个电极板C12b被配置在RDL结构101的所述第一金属层中。电极板C12b可以被电连接至晶体管114的栅极。电极板C12b被叠置于电极板C12a的下方，以形成第二电容C12。
第三电容C13的一个电极板C13a被配置在RDL结构101的所述第一金属层中。电极板C13a电连接至电极板C12b。第三电容C13的另一个电极板C13b被配置在RDL结构101的所述多晶硅层中。电极板C13b电连接至晶体管114的漏极电极114d。电极板C13b被叠置于电极板C13a的下方，以形成第三电容C13。重布线层结构101的第二电力轨线PR2(导电部件)的一部分被用来作为第四电容C14的一个电极板C14a。第四电容C14的另一个电极板C14b被配置在RDL结构101的所述第二金属层中。电极板C14b电连接至电极板C11a。电极板C14b经由介层窗插塞电连接至电极板C13a。电极板C14b被叠置于电极板C14a的下方，以形成第四电容C14。
图11是依照本发明的一实施例说明具有电容1100的整合被动组件(IPD，Integrated Passive Device)的布局结构的剖面示意图。图1所示电容113可以参照图11所示电容1100的相关说明。在图11所示实施例中，电容1100包括相互并联的第一电容C111、第二电容C112以及第三电容C113。第一电容C111的一个电极板C111a被配置在第二金属层(一般称为M2层)中。第一电容C111的另一个电极板C111b被配置在第一金属层(一般称为M1层)中。电极板C111b被叠置于电极板C111a的下方，以形成第一电容C111。第二电容C112的一个电极板C112a(导电部件)被配置在第三金属层(一般称为M3层)中。电极板C112a经由介层窗插塞电连接至电极板C111b。第二电容C112的另一个电极板C112b被配置在所述第二金属层中。电极板C112b电连接至电极板C111a。电极板C112b被叠置于电极板C112a的下方，以形成第二电容C112。在电容1100的垂直投影面中，所述电极板C112a(导电部件)对第一电容C111完全重叠或部分重叠。
第三电容C113的一个电极板C113a(导电部件)被配置在RDL层中。电极板C113a经由介层窗插塞电连接至电极板C111a。第三电容C113的另一个电极板C113b被配置在所述第三金属层中。电极板C113b电连接至电极板C112a。电极板C113b被叠置于电极板C113a的下方，以形成第三电容C113。在电容1100的垂直投影面中，所述电极板C113a(导电部件)对第一电容C111与第二电容C112完全重叠或部分重叠。
如图11所示，第一电容C111、第二电容C112以及第三电容C113彼此以指插状方式相互叠置，因此电容1100的布局面积可以被有效降低。电容1100可以被应用至任何电路中，例如射频(radio frequency,RF)电路等。举例来说，电容1100可以被应用至谐波滤波器(harmonic filter)、耦合器(coupler)、功率合成器(combiner)、分配器(divider)或是其他电路/装置。
图1所示实施例中，晶体管115的控制端(例如栅极)耦接至第一电力轨线PR1(例如系统电压轨线)，而晶体管116的控制端(例如栅极)耦接至信号接脚SP1。在其他实施例中，晶体管115的控制端以及/或是晶体管116的控制端可以耦接至阻抗112的第二端与电容113的第一端。
举例来说，图12是依照本发明的另一实施例所绘示一种ESD防护装置1200的电路方块示意图。图12所示ESD防护装置1200包括阻抗112、电容113、晶体管114、晶体管115与晶体管116。图12所示第一电力接脚PP1、第一电力轨线PR1、第二电力接脚PP2、第二电力轨线PR2、ESD防护装置1200、阻抗112、电容113、晶体管114、晶体管115、晶体管116、信号接脚SP1以及集成电路120可以参照图1所示第一电力接脚PP1、第一电力轨线PR1、第二电力接脚PP2、第二电力轨线PR2、ESD防护装置110、阻抗112、电容113、晶体管114、晶体管115、晶体管116、信号接脚SP1以及集成电路120的相关说明，故不再赘述。
在图12所示实施例中，晶体管115的控制端(例如栅极)以及晶体管116的控制端(例如栅极)耦接至阻抗112的第二端与电容113的第一端。晶体管115的第一端(例如漏极)以及晶体管116的第一端(例如源极)耦接至信号接脚SP1。晶体管115的第二端(例如源极)耦接至第一电力轨线PR1。晶体管116的第二端(例如漏极)耦接至第二电力轨线PR2。
图13是依照本发明的又一实施例所绘示一种ESD防护装置1300的电路方块示意图。图13所示ESD防护装置1300包括阻抗112、电容113、晶体管114、晶体管116与晶体管117。图13所示第一电力接脚PP1、第一电力轨线PR1、第二电力接脚PP2、第二电力轨线PR2、ESD防护装置1300、阻抗112、电容113、晶体管114、晶体管116、信号接脚SP1以及集成电路120可以参照图1所示第一电力接脚PP1、第一电力轨线PR1、第二电力接脚PP2、第二电力轨线PR2、ESD防护装置110、阻抗112、电容113、晶体管114、晶体管116、信号接脚SP1以及集成电路120的相关说明，故不再赘述。
在图13所示实施例中，晶体管117被配置在所述RDL结构中。晶体管117的控制端(例如栅极)耦接至阻抗112的第二端与电容113的第一端。晶体管117的第一端(例如源极)耦接至信号接脚SP1。晶体管117的第二端(例如漏极)耦接至第二电力轨线PR2。
图14是依照本发明的再一实施例所绘示一种ESD防护装置1400的电路方块示意图。图14所示ESD防护装置1400包括阻抗112、电容113、晶体管114、晶体管115与晶体管118。图14所示第一电力接脚PP1、第一电力轨线PR1、第二电力接脚PP2、第二电力轨线PR2、ESD防护装置1400、阻抗112、电容113、晶体管114、晶体管115、信号接脚SP1以及集成电路120可以参照图1所示第一电力接脚PP1、第一电力轨线PR1、第二电力接脚PP2、第二电力轨线PR2、ESD防护装置110、阻抗112、电容113、晶体管114、晶体管115、信号接脚SP1以及集成电路120的相关说明，故不再赘述。
在图14所示实施例中，晶体管118被配置在所述RDL结构中。晶体管118的控制端(例如栅极)耦接至阻抗112的第二端与电容113的第一端。晶体管118的第一端(例如漏极)耦接至信号接脚SP1。晶体管118的第二端(例如源极)耦接至第一电力轨线PR1。
图15是依照本发明的一实施例说明一种具有电容的整合被动元件的布局结构的剖面示意图。图15所示整合被动元件包括相互并联的第一电容C111、第二电容C112以及第三电容C113。图15所示第一电容C111、第二电容C112以及第三电容C113可以参照图11所示第一电容C111、第二电容C112以及第三电容C113的相关说明，故不再赘述。依照设计需求，第一电容C111、第二电容C112以及第三电容C113的总电容值可以是数个nF以上。
在图15所示实施例中，整合被动元件还包括电感L150。电感L150可以包括相互串联的多个电感，以便增加电感值。电感L150的布局结构可以依照设计需求而决定。举例来说，在一些应用范例中，电感L150的布局结构可以是习知的电感布局或是其他电感布局。依照设计需求，电感L150的电感值可以是数十个nH以上。电感L150经由第三金属层或是RDL层电性连接第一电容C111、第二电容C112以及第三电容C113。电感L150的材质可以是任何低阻抗金属。
图15所示电感L150串联了等效电容C(即第一电容C111、第二电容C112以及第三电容C113)。因此，在一些应用范例中，图15所示整合被动元件可以被应用为LC串联共振电路。通过薄膜晶体管(Thin Film Transistor，TFT)制作工艺，图15所示整合被动元件可被整合于各种电路中，使得产品体积更小、厚度更薄，更能提升产品效能。
综上所述，本发明诸实施例所述ESD防护装置可以采用薄膜晶体管(thin filmtransistor,TFT)等有源元件作为ESD防护元件，并将所述有源元件整合于封装的重分布层(redistribution layer,RDL)内。薄膜晶体管(thin film transistor,TFT)制作工艺可以被整合在RDL制作工艺中。通过TFT制作工艺可实现整合无源元件(integrated passivedevice，IPD)，其中ESD防护电路或IPD所需的电容采并联布局设计，且至少一电容采用RDL内的金属电镀层作为电极板，降低RDL内的有源、无源元件整体布局空间。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (11)

1.一种静电放电防护装置，其特征在于，所述静电放电防护装置包括：
第一晶体管，配置在封装的重布线层结构中，其中该第一晶体管的第一端与第二端分别耦接至该重布线层结构的第一电力轨线与第二电力轨线，在该封装中容置有至少一个集成电路，所述至少一个集成电路的第一电力焊垫与第二电力焊垫分别耦接至该重布线层结构的该第一电力轨线与该第二电力轨线；
阻抗，配置在该重布线层结构中，其中该阻抗的第一端耦接至该第一电力轨线，该阻抗的第二端耦接至该第一晶体管的控制端；以及
电容，配置在该重布线层结构中，其中该电容的第一端耦接至该阻抗的第二端，该电容的第二端耦接至该第二电力轨线，
其中，所述电容包括：
第一电容，配置在该重布线层结构中，其中该第一电容的第一端耦接至该阻抗的该第二端，该第一电容的第二端耦接至该第二电力轨线；以及
第二电容，配置在该重布线层结构中，其中该第二电容的第一端耦接至该阻抗的该第二端，该第二电容的第二端耦接至该第二电力轨线，该重布线层结构的导电部件作为该第二电容的电极板，
其中在该重布线层结构的垂直投影面中，该导电部件对该第一电容完全重叠或部分重叠。
2.如权利要求1所述的静电放电防护装置，其特征在于，当该第一电力轨线为系统电压轨线时该第二电力轨线为参考电压轨线，以及当该第一电力轨线为该参考电压轨线时该第二电力轨线为该系统电压轨线。
3.如权利要求1所述的静电放电防护装置，其特征在于，所述第一晶体管为薄膜晶体管，该薄膜晶体管的半导体层材料包括多晶硅、金属氧化物或微晶硅。
4.如权利要求1所述的静电放电防护装置，其特征在于，所述第一晶体管为P型低温多晶硅薄膜晶体管。
5.一种静电放电防护装置，其特征在于，所述静电放电防护装置包括：
第一晶体管，配置在封装的重布线层结构中，其中该第一晶体管的第一端与第二端分别耦接至该重布线层结构的第一电力轨线与第二电力轨线，在该封装中容置有至少一个集成电路，所述至少一个集成电路的第一电力焊垫与第二电力焊垫分别耦接至该重布线层结构的该第一电力轨线与该第二电力轨线；
阻抗，配置在该重布线层结构中，其中该阻抗的第一端耦接至该第一电力轨线，该阻抗的第二端耦接至该第一晶体管的控制端；
电容，配置在该重布线层结构中，其中该电容的第一端耦接至该阻抗的第二端，该电容的第二端耦接至该第二电力轨线；
第二晶体管，配置在该重布线层结构中，其中该第二晶体管的控制端耦接至该阻抗的该第二端与该电容的该第一端，该第二晶体管的第一端耦接至该封装的信号接脚，该第二晶体管的第二端耦接至该第一电力轨线或该第二电力轨线，其中所述至少一个集成电路的信号焊垫经由该重布线层结构耦接至该封装的该信号接脚；以及
第三晶体管，配置在该重布线层结构中，其中该第三晶体管的控制端耦接至该阻抗的该第二端与该电容的该第一端，该第三晶体管的第一端耦接至该封装的该信号接脚，
其中当该第二晶体管的该第二端耦接至该第一电力轨线时该第三晶体管的第二端耦接至该第二电力轨线，以及当该第二晶体管的该第二端耦接至该第二电力轨线时该第三晶体管的该第二端耦接至该第一电力轨线。
6.一种具有电容的整合被动组件，其特征在于，所述整合被动组件包括：
第一电容，配置在封装的重布线层结构中，其中在该封装中容置有至少一个集成电路，所述至少一个集成电路的至少一个焊垫经由该重布线层结构分别耦接至该封装的至少一个接脚；以及
第二电容，配置在该重布线层结构中，其中该第二电容的第一端耦接至该第一电容的第一端，该第二电容的第二端耦接至该第一电容的第二端，该重布线层结构的导电部件作为该第二电容的电极板，
其中在该重布线层结构的垂直投影面中，该导电部件对该第一电容完全重叠或部分重叠。
7.如权利要求6所述的整合被动组件，其特征在于，所述整合被动组件更包括：
电感，电连接该第一电容以及该第二电容。
8.一种静电放电防护装置，其特征在于，所述静电放电防护装置包括：
第一晶体管，其中该第一晶体管的第一端与第二端分别耦接至第一电力轨线与第二电力轨线；
阻抗，其中该阻抗的第一端耦接至该第一电力轨线，该阻抗的第二端耦接至该第一晶体管的控制端；
电容，其中该电容的第一端耦接至该阻抗的第二端，该电容的第二端耦接至该第二电力轨线；
第二晶体管，其中该第二晶体管的控制端耦接至该阻抗的该第二端与该电容的该第一端，该第二晶体管的第一端耦接至封装的信号接脚，该第二晶体管的第二端耦接至该第一电力轨线或该第二电力轨线；
第三晶体管，其中该第三晶体管的控制端耦接至该阻抗的该第二端与该电容的该第一端，该第三晶体管的第一端耦接至该封装的该信号接脚，
其中当该第二晶体管的该第二端耦接至该第一电力轨线时该第三晶体管的第二端耦接至该第二电力轨线，以及当该第二晶体管的该第二端耦接至该第二电力轨线时该第三晶体管的该第二端耦接至该第一电力轨线。
9.如权利要求8所述的静电放电防护装置，其特征在于，当该第一电力轨线为系统电压轨线时该第二电力轨线为参考电压轨线，以及当该第一电力轨线为该参考电压轨线时该第二电力轨线为该系统电压轨线。
10.如权利要求8所述的静电放电防护装置，其特征在于，所述第一晶体管为薄膜晶体管，该薄膜晶体管的半导体层材料包括多晶硅、金属氧化物或微晶硅。
11.如权利要求8所述的静电放电防护装置，其特征在于，所述第一晶体管为P型低温多晶硅薄膜晶体管。
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