CN107887376A - 集成电路及其操作方法 - Google Patents

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Abstract

本发明提出一种集成电路及其操作方法。集成电路包括第一电压轨线、第二电压轨线、静电放电箝制电路、电容以及阻性元件。静电放电箝制电路的控制端在静电放电期间接收控制信号，而使静电放电箝制电路于第一电压轨线以及第二电压轨线之间提供静电放电电流路径。电容耦接于控制端与第二电压轨线之间。阻性元件耦接于控制端与第一电压轨线之间。在正常操作期间，阻性元件的阻值为第一阻值。在静电放电期间，阻性元件的阻值为第二阻值(第二阻值大于第一阻值)。

Description

集成电路及其操作方法
技术领域
本发明是有关于一种集成电路及其操作方法。
背景技术
不论是在制造过程，或者是在实际使用中，静电流可能会非预期地流入集成电路，亦即集成电路发生静电放电(electrostatic discharge，以下称ESD)事件。当ESD电流/电压远高于电子元件的可承受的电流/电压时，ESD电流将会烧毁集成电路的功能电路(核心电路)。为了避免ESD电流造成元件损坏，一般都会将ESD保护电路配置于集成电路中，以保护电子元件。在已知ESD保护电路中，在静电放电期间，已知电阻-电容变频器(RCinverter)可以检测电压轨线(voltage rail)或电源环(power ring)是否发生ESD事件，以便即时决定是否启动ESD保护电路中的静电放电箝制电路。在正常操作期间，已知电阻-电容变频器是被闲置的。
另外，为了减少耦合噪声，一般都会额外地将足够数量的去耦电容(decouplingcapacitor)配置于集成电路中。去耦电容跨接在不同电压轨线(或电源环)之间，以滤除电压轨线(或电源环)的耦合噪声。
发明内容
本发明提供一种集成电路及其操作方法，其可以在正常操作期间将静电放电保护电路中的电容拿来作为去耦电容使用，以及在静电放电期间提供静电放电保护功能。
本发明的实施例提供一种集成电路。集成电路包括第一电压轨线、第二电压轨线、静电放电箝制电路、电容以及阻性元件。第一电压轨线在正常操作期间传输第一电压。第二电压轨线在正常操作期间传输第二电压。静电放电箝制电路具有控制端，该控制端在静电放电期间接收控制信号而使静电放电箝制电路于第一电压轨线以及第二电压轨线之间提供静电放电电流路径。电容耦接于该控制端与该第二电压轨线之间。阻性元件耦接于该控制端与该第一电压轨线之间。在正常操作期间，阻性元件的阻值为第一阻值。在静电放电期间，阻性元件的阻值为第二阻值(第一阻值小于第二阻值)。
本发明的实施例提供一种集成电路的操作方法。该集成电路包括第一电压轨线、第二电压轨线、静电放电箝制电路、电容以及阻性元件。静电放电箝制电路耦接于第一电压轨线及第二电压轨线之间。阻性元件耦接于第一电压轨线以及静电放电箝制电路的控制端之间。电容耦接于第二电压轨线以及静电放电箝制电路的控制端之间。所述操作方法包括：在正常操作期间，经由第一电压轨线以及第二电压轨线分别传输第一电压以及第二电压，此时阻性元件的阻值为第一阻值；以及在静电放电期间，集成电路接收静电电压，此时阻性元件的阻值为第二阻值，并产生控制信号至静电放电箝制电路的控制端，而使静电放电箝制电路于第一电压轨线以及第二电压轨线之间提供静电放电电流路径。其中，第一阻值小于第二阻值。
基于上述，本发明实施例提供了集成电路及其操作方法。在本发明的一实施例中，在正常操作期间，阻性元件的阻值为较小的第一阻值，使得电容实质上直接耦接于第一电压轨线以及第二电压轨线之间。因此在正常操作期间，电容可以被拿来作为去耦电容使用。在静电放电期间，阻性元件的阻值为较大的第二阻值。因此在静电放电期间，相互串联的阻性元件与电容可以检测第一电压轨线或第二电压轨线是否发生静电放电事件，以便即时决定是否启动静电放电箝制电路，进而提供静电放电保护功能。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1为依照本发明一实施例所绘示一种集成电路的电路方块示意图。
图2为依照本发明一实施例说明图1所示静电放电箝制电路、电容以及阻性元件的电路示意图。
图3为依照本发明另一实施例说明图1所示静电放电箝制电路、电容以及阻性元件的电路示意图。
图4为依照本发明又一实施例说明图1所示静电放电箝制电路、电容以及阻性元件的电路示意图。
图5为依照本发明再一实施例说明图1所示静电放电箝制电路、电容以及阻性元件的电路示意图。
图中元件标号说明如下：
100：集成电路
110：第一电压轨线
120：第二电压轨线
130：静电放电(ESD)箝制电路
131、132：晶体管
133：非门
134：缓冲器
139：控制端
140：电容
150：阻性元件
151：电阻器
152、153、154、155：开关电路
160：功能电路
170：系统上电信号产生电路
301：驱动器
302、401：晶体管
501：驱动器
502：晶体管
Sc：控制信号
Son：系统上电信号
VDD：系统电压
VSS：接地电压
具体实施方式
在本案说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。
图1为依照本发明一实施例所绘示一种集成电路100的电路方块示意图。集成电路100包括第一电压轨线110、第二电压轨线120、静电放电(electrostatic discharge，以下称ESD)箝制电路130、电容140以及阻性元件150。在正常操作期间，第一电压轨线110与第二电压轨线120可以供电给功能电路(核心电路)160。举例来说，在正常操作期间，第一电压轨线110所传输的第一电压可以是系统电压(例如3.3伏特、5伏特或是其他电压电位)，而第二电压轨线120所传输的第二电压可以是接地电压(例如0伏特或是其他电压电位)。在另一些实施例中，第一电压轨线110所传输的第一电压可以是接地电压，而第二电压轨线120所传输的第二电压可以是系统电压。
阻性元件150耦接于ESD箝制电路130的控制端139与第一电压轨线110之间。电容140耦接于控制端139与第二电压轨线120之间。在正常操作期间，阻性元件150的阻值为相对较低的第一阻值。第一阻值可以视设计需求来决定。举例来说，第一阻值可以是0欧姆、几欧姆或是几十欧姆。因此在正常操作期间，第一阻值可以使电容140实质上直接耦接于第一电压轨线110以及第二电压轨线120之间。所以，电容140在正常操作期间可以被视同作为去耦电容(decoupling capacitor)使用。跨接在第一电压轨线110以及第二电压轨线120之间的去耦电容可以滤除耦合噪声。
阻性元件150和电容140组成RC电路，用于检测ESD。在非正常操作期间(静电放电期间)，阻性元件150的阻值为第二阻值(较高阻值，亦即此第二阻值大于前述第一阻值)。第二阻值可以视设计需求来决定。举例来说，第二阻值可以是几百万欧姆。当发生ESD事件时，此RC电路可以产生控制信号Sc，以控制ESD箝制电路130。举例来说，当ESD的脉冲发生于第一电压轨线110或第二电压轨线120时，阻性元件150的两端之间的跨压可以作为控制信号Sc。当控制端139在ESD期间接收到控制信号Sc时，ESD箝制电路130可以于第一电压轨线110以及第二电压轨线120之间提供至少一条ESD电流路径。此ESD电流路径可以将ESD电流从第一电压轨线110疏导至第二电压轨线120，或是将ESD电流从第二电压轨线120疏导至第一电压轨线110。因此，功能电路(核心电路)160可以免于被ESD电流烧毁。
图2为依照本发明一实施例说明图1所示静电放电箝制电路130、电容140以及阻性元件150的电路示意图。于图2所示实施例中，在正常操作期间，第一电压轨线110所传输的第一电压可以是系统电压VDD，而第二电压轨线120所传输的第二电压可以是接地电压VSS。
于图2所示实施例中，ESD箝制电路130包括晶体管131。于图2所示实施例中，晶体管131可以是P通道金属氧化物半导体(P-channel metal oxide semiconductor,PMOS)晶体管，但本发明并不以此为限。晶体管131的第一端(例如源极)耦接至第一电压轨线110，而晶体管131的第二端(例如漏极)耦接至第二电压轨线120，晶体管131的第三端(例如栅极)作为ESD箝制电路130的控制端139，耦接至阻性元件150。当发生ESD时，晶体管131的第三端根据控制信号Sc电性导通晶体管131，以于第一电压轨线110及第二电压轨线120之间提供ESD电流路径。
于图2所示实施例中，电容140包括相互并联的多个电容。电容140内部的电容数量(或电容值)可以依照设计需求来决定。在一些实施例中，电容140可以包括单一个电容。
于图2所示实施例中，阻性元件150包括电阻器151以及开关电路152。电阻器151耦接于控制端139及第一电压轨线110之间。开关电路152耦接于控制端139及第一电压轨线110之间。在正常操作期间，开关电路152为导通(turn on)。在静电放电期间，开关电路152为截止(turn off)。于图2所示实施例中，开关电路152包括PMOS晶体管。于图2所示实施例中，PMOS晶体管，第一端(例如漏极)耦接至控制端139，第二端(例如源极)耦接至第一电压轨线110，而第三端(例如栅极)则耦接并受控于集成电路100的系统上电信号(power-upsignal)Son。在正常操作期间，PMOS晶体管的第三端接收系统上电信号Son，而使PMOS晶体管为导通。
系统上电信号产生电路170可以检测集成电路100是否已上电，并对应产生系统上电信号Son。所述系统上电信号产生电路170与系统上电信号Son可以是已知技术，故不再赘述。基于系统上电信号Son的控制，在正常操作期间，PMOS晶体管可以保持导通状态。
图3为依照本发明另一实施例说明图1所示静电放电箝制电路130、电容140以及阻性元件150的电路示意图。图3所示电容140可以参照图2的相关说明，故不再赘述。于图3所示实施例中，在正常操作期间，第一电压轨线110所传输的第一电压可以是系统电压VDD，而第二电压轨线120所传输的第二电压可以是接地电压VSS。
于图3所示实施例中，ESD箝制电路130包括晶体管132以及非门(NOT gate)133。于图3所示实施例中，晶体管132可以是NMOS晶体管，但本发明并不以此为限。晶体管132的第一端(例如漏极)耦接至第一电压轨线110，第二端(例如源极)耦接至第二电压轨线120，而第三端(例如栅极)则耦接至非门133的输出端。在此实施例中，非门133的输入端可被作为ESD箝制电路130的控制端139，以接收控制信号Sc。当发生ESD时，控制端导通晶体管132，以于第一电压轨线110及第二电压轨线120之间提供ESD电流路径。于其他实施例中，非门133可以被缓冲器所取代。
于图3所示实施例中，阻性元件150包括电阻器151以及开关电路153。图3所示电阻器151以及开关电路153可以参照图2所示电阻器151以及开关电路152的相关说明来类推，故不再赘述。图3所示开关电路153包括由第一电压轨线110以及第二电压轨线120供电的驱动器301以及晶体管302。驱动器301的输入端耦接至控制端139。于图3所示实施例中，驱动器301可以是非门电路。晶体管302可以是PMOS晶体管，但本发明并不以此为限。晶体管302的第一端(例如漏极)耦接至控制端139，第二端(例如源极)耦接至第一电压轨线110，而第三端(例如栅极)耦接至驱动器301的输出端。于其他实施例中，驱动器301可以是缓冲器电路。
在正常操作期间，因为电容140达到稳态(或满充状态)而使控制信号Sc为高逻辑电压，因此驱动器301所输出的低逻辑电压可以使晶体管302导通(turn on)，进而使电容140实质上直接耦接于第一电压轨线110以及第二电压轨线120之间。所以，电容140在正常操作期间可以被作为去耦电容使用。在静电放电期间，因为操作于暂态下的电容140会下拉控制信号Sc，使得控制信号Sc的电压远低于第一电压轨线110的电压，因此驱动器301所输出的高电压可以使晶体管302截止(turn off)。
图4为依照本发明又一实施例说明图1所示静电放电箝制电路130、电容140以及阻性元件150的电路示意图。图4所示电容140可以参照图2的相关说明，图4所示ESD箝制电路130可以参照图3的相关说明，故不再赘述。于图4所示实施例中，在正常操作期间，第一电压轨线110所传输的第一电压可以是系统电压VDD，而第二电压轨线120所传输的第二电压可以是接地电压VSS。
于图4所示实施例中，阻性元件150包括电阻器151以及开关电路154。图4所示电阻器151以及开关电路154可以参照图2所示电阻器151以及开关电路152的相关说明来类推，以及/或是图4所示电阻器151以及开关电路154可以参照图3所示电阻器151以及开关电路153的相关说明来类推，故不再赘述。于图4所示实施例中，开关电路154包括晶体管401。晶体管401可以是NMOS晶体管，第一端(例如源极)与第三端(例如栅极)共同耦接至控制端139，而第二端(例如漏极)则耦接至第一电压轨线110。
图5为依照本发明再一实施例说明图1所示静电放电箝制电路130、电容140以及阻性元件150的电路示意图。图5所示电容140可以参照图2的相关说明，故不再赘述。于图5所示实施例中，在正常操作期间，第一电压轨线110所传输的第一电压可以是接地电压VSS，而第二电压轨线120所传输的第二电压可以是系统电压VDD。
于图5所示实施例中，ESD箝制电路130包括晶体管132以及缓冲器134。于图5所示实施例中，晶体管132可以是NMOS晶体管，本发明并不以此为限。晶体管132的第一端(例如源极)耦接至第一电压轨线110，第二端(例如漏极)耦接至第二电压轨线120，而第三端(例如栅极)则耦接至缓冲器134的输出端。在此实施例中，缓冲器134的输入端可作为ESD箝制电路130的控制端139。当ESD发生时，阻性元件150的两端之间的跨压可以作为控制信号Sc。缓冲器134将控制信号Sc传递给晶体管132的第三端，以电性导通晶体管132。因此在静电放电期间，晶体管132于第一电压轨线110及第二电压轨线120之间提供静电放电电流路径。于图5所示实施例中，缓冲器134包含相互串联的二个反相器电路。在另一些实施例中，缓冲器134可以是非门电路，或者是已知缓冲器或其他缓冲电路。
于图5所示实施例中，阻性元件150包括电阻器151以及开关电路155。图5所示电阻器151以及开关电路155可以参照图2所示电阻器151以及开关电路152的相关说明来类推，以及/或是图5所示电阻器151以及开关电路155可以参照图3所示电阻器151以及开关电路153的相关说明来类推，故不再赘述。图5所示开关电路155包括由第一电压轨线110以及第二电压轨线120所供电的驱动器501以及晶体管502。驱动器501的输入端耦接至控制端139。于图5所示实施例中，驱动器501可以是非门电路。晶体管502可以是NMOS晶体管，但本发明并不以此为限。晶体管502的第一端(例如漏极)耦接至控制端139，第二端(例如源极)耦接至第一电压轨线110，第三端(例如栅极)耦接至驱动器501的输出端。于其他实施例中，驱动器501可以是缓冲器电路。
在正常操作期间，因为电容140达到稳态(或满充状态)而使图5所示控制信号Sc为低逻辑电压，因此驱动器501所输出的高逻辑电压可以使晶体管502导通(turn on)，进而使电容140实质上直接耦接于第一电压轨线110以及第二电压轨线120之间。所以，电容140在正常操作期间可以被作为去耦电容使用。在静电放电期间，因为操作于暂态下的电容140会上拉控制信号Sc，使得图5所示控制信号Sc的电压远高于第一电压轨线110的电压，因此驱动器501所输出的低电压可以使晶体管502截止(turn off)。
本发明诸实施例提供了集成电路100及其操作方法。所述操作方法包括：在正常操作期间，经由第一电压轨线110以及第二电压轨线120分别传输第一电压以及第二电压，此时阻性元件150的阻值为第一阻值；以及在静电放电期间，集成电路100接收了静电电压，此时阻性元件150的阻值为第二阻值(第一阻值小于第二阻值)，并产生控制信号Sc至控制端139，而使ESD箝制电路130于第一电压轨线110以及第二电压轨线120之间提供至少一条静电放电电流路径。
综上所述，在正常操作期间，阻性元件150的阻值为较小的第一阻值，使得电容140实质上直接耦接于第一电压轨线110以及第二电压轨线120之间。因此在正常操作期间，电容140可以被拿来作为去耦电容使用。电容140可以增加集成电路100内部的去耦电容的总数量，并减小功率波动(power fluctuate)。在静电放电期间，阻性元件150的阻值为较大的第二阻值。因此在静电放电期间，相互串联的阻性元件150与电容140可以检测第一电压轨线110或第二电压轨线120是否发生静电放电事件，以便即时决定是否启动ESD箝制电路130，进而提供静电放电保护功能。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (10)

1.一种集成电路，其特征在于，所述集成电路包括：
第一电压轨线，在正常操作期间传输第一电压；
第二电压轨线，在所述正常操作期间传输第二电压；
静电放电箝制电路，具有控制端，所述控制端在静电放电期间接收控制信号而使所述静电放电箝制电路于所述第一电压轨线以及所述第二电压轨线之间提供静电放电电流路径；
电容，耦接于所述控制端与所述第二电压轨线之间；以及
阻性元件，耦接于所述控制端与所述第一电压轨线之间，其中在所述正常操作期间，所述阻性元件的阻值为第一阻值，在所述静电放电期间，所述阻性元件的阻值为第二阻值，且所述第一阻值小于所述第二阻值。
2.如权利要求1所述的集成电路，其特征在于，所述静电放电箝制电路包括：
晶体管，具有第一端、第二端以及第三端，所述第一端与所述第二端分别耦接至所述第一电压轨线与所述第二电压轨线；以及
非门，具有输入端作为所述静电放电箝制电路的所述控制端，所述非门的输出端耦接至所述第三端；
其中，所述第三端根据所述控制信号而在所述静电放电期间电性导通所述第一端及所述第二端之间的电流路径以提供所述静电放电电流路径。
3.如权利要求1所述的集成电路，其特征在于，所述静电放电箝制电路包括：
晶体管，具有第一端、第二端以及第三端，所述第一端以及所述第二端分别耦接至所述第一电压轨线与所述第二电压轨线，其中所述晶体管在所述静电放电期间于所述第一电压轨线以及所述第二电压轨线之间提供所述静电放电电流路径；以及
缓冲器，具有输入端作为所述控制端，所述缓冲器的输出端耦接至所述第三端，所述第三端根据所述控制信号而在所述静电放电期间电性导通所述第一端及所述第二端之间的电流路径以提供所述静电放电电流路径。
4.如权利要求1所述的集成电路，其特征在于，所述静电放电箝制电路包括：
晶体管，具有第一端、第二端以及第三端，所述第一端以及所述第二端分别耦接至所述第一电压轨线与所述第二电压轨线，所述第三端作为所述静电放电箝制电路的所述控制端，其中所述第三端根据所述控制信号而在所述静电放电期间电性导通所述第一端及所述第二端之间的电流路径以提供所述静电放电电流路径。
5.如权利要求1所述的集成电路，其特征在于，所述阻性元件包括：
电阻器，耦接于所述控制端及所述第一电压轨线之间；以及
开关电路，耦接于所述控制端及所述第一电压轨线之间，其中在所述正常操作期间所述开关电路为导通，在所述静电放电期间所述开关电路为截止。
6.如权利要求5所述的集成电路，其特征在于，所述开关电路包括：
晶体管，具有第一端、第二端以及第三端，所述第一端以及所述第二端分别耦接至所述控制端与所述第一电压轨线，所述第三端受控于所述集成电路的系统上电信号，在所述正常操作期间，所述第三端接收所述系统上电信号而使所述晶体管为导通。
7.如权利要求5所述的集成电路，其特征在于，所述开关电路包括：
驱动器，具有输入端耦接至所述控制端；以及
晶体管，具有第一端、第二端以及第三端，所述第一端以及所述第二端分别耦接至所述静电放电箝制电路的所述控制端与所述第一电压轨线，所述第三端耦接至所述驱动器的输出端。
8.如权利要求5所述的集成电路，其特征在于，所述开关电路包括：
晶体管，具有第一端、第二端以及第三端，所述第一端与所述第三端耦接至所述控制端，所述第二端耦接至所述第一电压轨线。
9.一种集成电路的操作方法，所述集成电路包括第一电压轨线、第二电压轨线、静电放电箝制电路、电容以及阻性元件，所述静电放电箝制电路耦接于所述第一电压轨线及所述第二电压轨线之间，所述阻性元件耦接于所述第一电压轨线以及所述静电放电箝制电路的控制端之间，所述电容耦接于所述第二电压轨线以及所述静电放电箝制电路的所述控制端之间，其特征在于，所述操作方法包括：
在正常操作期间，经由所述第一电压轨线以及所述第二电压轨线分别传输第一电压以及第二电压，此时所述阻性元件的阻值为第一阻值；以及
在静电放电期间，所述集成电路接收静电电压，此时所述阻性元件的阻值为第二阻值，并产生控制信号至所述控制端而使所述静电放电箝制电路于所述第一电压轨线以及所述第二电压轨线之间提供静电放电电流路径；
其中所述第一阻值小于所述第二阻值。
10.如权利要求9所述的集成电路的操作方法，其特征在于，在所述正常操作期间，所述第一阻值使所述电容实质上直接耦接于所述第一电压轨线以及所述第二电压轨线之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370400A (zh) * 2018-12-26 2020-07-03 财团法人工业技术研究院 静电放电防护装置与具有电容的整合被动组件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908759A (zh) * 2009-06-08 2010-12-08 财团法人工业技术研究院 静电放电箝制电路
CN105098743A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 动态静电放电钳位电路
US20150348960A1 (en) * 2014-05-29 2015-12-03 International Business Machines Corporation Self-healing electrostatic discharge power clamp
WO2016122473A1 (en) * 2015-01-28 2016-08-04 Hewlett Packard Enterprise Development Lp Electrostatic discharge memristive element switching

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908759A (zh) * 2009-06-08 2010-12-08 财团法人工业技术研究院 静电放电箝制电路
CN105098743A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 动态静电放电钳位电路
US20150348960A1 (en) * 2014-05-29 2015-12-03 International Business Machines Corporation Self-healing electrostatic discharge power clamp
WO2016122473A1 (en) * 2015-01-28 2016-08-04 Hewlett Packard Enterprise Development Lp Electrostatic discharge memristive element switching

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370400A (zh) * 2018-12-26 2020-07-03 财团法人工业技术研究院 静电放电防护装置与具有电容的整合被动组件
CN111370400B (zh) * 2018-12-26 2023-01-10 财团法人工业技术研究院 静电放电防护装置与具有电容的整合被动组件

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