KR100834835B1 - 콘덴서를 내장한 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

전원 전위 또는 그라운드 전위의 변동을 방지하기 위해 사용되는 디커플링 콘덴서(capacitor)를 내장한 반도체 장치 및 그 제조 방법에 있어서, 간편하며 저렴한 비용의 수법을 이용하여 소형화·고성능화를 실현한다.
본 발명에 의한 반도체 장치는 전원용 전극과 그라운드용 전극을 설치한 기판과, 제 2 반도체 칩과 대향하는 면 측에 제 1 도체층을 형성하고, 기판 위에 배치한 제 1 반도체 칩과, 제 1 반도체 칩과 대향하는 면 측에 제 2 도체층을 형성하며, 제 1 반도체 칩 위에 배치한 제 2 반도체 칩과, 제 1 도체층과 제 2 도체층 사이에 개재되어 제 1 반도체 칩과 제 2 반도체 칩을 접합하는 접착재층을 구비한다. 이 반도체 장치에 있어서, 접착재층과 제 1 및 제 2 도체층이 콘덴서로서 기능한다.
지지 기판, 패드, 도체층, 콘덴서, 접착재층

Description

콘덴서를 내장한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCORPORATING CAPACITOR AND PROCESS FOR MANUFACTURING SAME}
본 발명은 콘덴서(capacitor)를 내장한 반도체 장치 및 그 제조 방법에 관한 것이다.
LSI(대규모 집적 회로) 칩 등 반도체 칩을 수용한 반도체 장치를 전자 기기 내의 기판 위에 탑재하여 동작시킬 때, 반도체 칩의 내부 회로의 스위칭 동작시에 생기는 과도(過度) 전류에 의해, 반도체 칩이 전기적으로 손상을 받을 경우가 있다.
이 때문에, 반도체 장치 또는 반도체 칩의 근방에서, 그 전원-접지(그라운드) 사이에 콘덴서(용량 소자)를 삽입하여 과도 전류의 전하를 흡수·축적하는(바이패스(bypass)시킴) 것이 행해진다.
이 콘덴서(용량 소자)는 디커플링(decoupling) 콘덴서 또는 바이패스 콘덴서로 칭해진다.
한편, 반도체 칩의 내부 회로가 고집적화되고, LSI 등에서 사용되는 신호가 고주파화되면, 반도체 패키지에서 발생하는 스위칭 노이즈(과도 전류에 의해 전원 전위 또는 접지 전위가 변동하는 것에 기인하는 노이즈)에 의해 LSI에 오동작을 발 생시킬 우려가 있다. 과도 전류에 의한 전원 전위의 변동, 또는 접지 전위의 변동은 각각 전원 바운스(bounce), 그라운드 바운스로 칭해진다.
이러한 스위칭 노이즈를 저감시키기 위해서라도, 상기 디커플링 콘덴서의 적용이 필요해진다.
이러한 디커플링 콘덴서를 구비한 종래의 반도체 장치의 하나로서, 소위 세라믹 패키지형 반도체 장치를 도 1에 나타낸다(예를 들어 일본국 공개특허평5-335501호 공보, 일본국 공개특허평11-31696호 공보).
도 1에 나타낸 바와 같이, 반도체 장치(30)에서 세라믹 기판(31)과 캡(32)에 의해 형성된 캐비티(33) 내에 반도체 칩(34)이 수용되어 있다.
세라믹 패키지의 외부 접속용 단자 중, 접지(그라운드) 단자(35)와 전원 단자(36)는 금선(金線) 등의 와이어(37)에 의해, 각각 반도체 칩(34)의 접지(그라운드)용 전극(38)과 전원용 전극(39)에 접속되어 있다.
이러한 반도체 장치(30)에 있어서, 반도체 칩(34)과 세라믹 기판(31) 사이에는 유전체층(41)을 사이에 두고 도체층(導體層)(42, 43)이 배열 설치되어 있다. 도체층(42)은 전원 단자에 접속되고, 또한 도체층(43)은 접지 단자에 접속되어 디커플링 콘덴서(40)를 구성하고 있다.
이와 같이, 용량 소자부를 반도체 칩(34) 바로 아래, 세라믹 기판(31)과의 사이에 배열 설치함으로써, 비교적 대용량의 디커플링 콘덴서를 형성할 수 있다.
그러나, 이러한 세라믹 패키지형 반도체 장치는 LSI 칩의 고집적화, 고기능화에 따른 외부 접속용 단자의 다수화(다핀화)에 대응하는 것이 곤란하며, 또한 소 형화, 경량화에도 적합하지 않다.
이러한 LSI 칩의 외부 접속용 단자의 다수화(다핀화)에 대응하는 하나의 수단으로서, 반도체 칩을 페이스 다운(반도체 기판의 회로 형성면을 하측으로 한다. 플립·칩이라고도 칭함) 방식에 의해 실장하는 것이 행해지고 있다.
이러한 페이스 다운형 반도체 장치에 있어서, 디커플링 콘덴서를 탑재하여 이루어지는 구성을 도 2에 나타낸다(예를 들어 일본국 공개특허평2002-170920호 공보).
도 2에 나타낸 바와 같이, 이 반도체 장치(50)는 실장 기판(51)과, 이 실장 기판(51)의 전극 패드(52)에 땜납 볼(53)을 통하여 전극(54)을 접속함으로써 탑재된 제 1 반도체 칩(55)을 포함한다.
제 1 반도체 칩(55)과 실장 기판(51) 사이에는 땜납 볼(53)이 배치되지 않는 스페이스(간극(間隙))이 설치되고, 이 스페이스에 디커플링 콘덴서(56)를 내장한 제 2 반도체 칩(57)이 수용된다.
제 2 반도체 칩(57)에는 땜납 볼(53)이 배치되지 않는 개소에 대응하여, 제 1 반도체 칩(55)의 전극(54)과 접속되는 신호 배선(58)이 설치되어 있다.
이러한 도 2에 나타낸 반도체 장치(50)에서는, 디커플링 콘덴서를 내장한 제 2 반도체 칩(57)을 제 1 반도체 칩(55)의 땜납 볼 등이 배치되어 있지 않은 스페이스에 배치할 필요가 있다.
따라서, 제 1 반도체 칩(55)에서의 땜납 볼의 레이아웃에 의해, 제 2 반도체 칩(57)의 크기·형상 등이 제약된다. 이 때문에, 제 1 반도체 칩(55)의 품종마다 제 2 반도체 칩(57)을 커스터마이즈(customize)할 필요가 있어 고비용화를 초래한다.
또한, 제 2 반도체 칩(57)의 제작에는 웨이퍼 프로세스를 필요로 하기 때문에, 개발 기간의 증가도 초래한다.
한편, 상술한 바와 같이, 반도체 칩의 고집적화·고기능화에 의한 외부 접속용 단자의 다수화(다핀화)에 대응하기 위해, 반도체 칩을 지지하는 지지 기판에서 땜납 볼 등의 외부 접속 단자를 어레이 형상으로 배치하는 구조가 다용화되고 있다.
이러한 구조의 하나로서, BGA(Ball Grid Array) 구성이 채용되어 있다.
도 3은 BGA형 반도체 장치에서 디커플링 콘덴서를 탑재한 종래의 구성을 나타낸다.
도 3에 나타낸 바와 같이, 이 반도체 장치(70)는 그 이면(裏面)에 어레이 형상으로 배치된 패드(71)에 땜납 볼(72)이 접합된 지지 기판(인터포저(interposer))(73)과, 이 지지 기판(73) 위에 배치되고, 밀봉 수지(74)에 의해 피복된 반도체 칩(75)을 구비한다.
지지 기판(73)은 유리 에폭시 등의 절연 기판의 표면 및/또는 내부에 배선층이 배열 설치되어 구성된다. 표리(表裏), 내부의 배선층은 필요에 따라 층간 접속용 도체에 의해 서로 접속된다.
이 지지 기판(73)의 표면에 배치된 본딩(bonding) 패드(76)는 와이어(77)에 의해 반도체 칩(75)의 접지용 전극(78), 전원용 전극(79)에 접속된다.
이러한 반도체 장치(70)에 있어서, 반도체 칩(75)과 지지 기판(73) 사이에는 유전체층(80)을 사이에 두고 도체층(81)과 도체층(82)이 배열 설치되어 있다. 도체층(81)은 전원 단자에 접속되고, 또한 도전층(82)은 접지 단자에 접속됨으로써, 디커플링 콘덴서(83)를 구성하고 있다.
이렇게, 콘덴서(용량 소자)부를 반도체 칩(75) 바로 아래, 지지 기판(73)과의 사이에 배열 설치함으로써, 비교적 대용량의 디커플링 콘덴서를 형성할 수 있다.
그러나, 이러한 BGA형 반도체 장치의 경우, 반도체 칩의 전극을 본딩 패드, 지지 기판 표면/내층의 배선, 외부 단자(땜납 볼 등)를 경유하여 전자 기기의 전극/소켓(socket)에 접속할 필요가 있다.
따라서, 지지 기판(73) 위에 디커플링 콘덴서의 한쪽 전극으로 되는 도체층을 형성하면, 이러한 도체층은 비교적 대면적을 요하기 때문에, 배선 리드의 스페이스가 한정되고, 배선 리드의 스페이스를 확보하기 위해서는 지지 기판을 대형화해야만 한다는 과제가 생긴다.
이 지지 기판(73)의 크기를 바꾸지 않고 배선 리드의 스페이스를 확보하는 수법으로서는, 상기 지지 기판(73)의 다층화가 고려되지만, 지지 기판의 다층화는 구조를 복잡화하여 고비용으로 연결된다.
일반적으로, 반도체 장치 패키지의 재료 비용에 있어서, 배선 기판은 7할 정도를 차지하기 때문에, 배선 기판의 고비용화는 반드시 피하는 것이 바람직하다.
그런데, 최근에 휴대 전화, PDA(personal digital assistant) 등 휴대 정보단말을 비롯한 전자 기기의 소형화·고성능화에 따라, 이들 단말에 탑재되는 반도체 장치 등 전자 부품에는 소형화·고성능화가 더욱 요구되고 있다.
이들 전자 기기에는 반도체 장치 등의 능동 부품뿐만 아니라, 저항, 인덕터, 콘덴서 등의 수동 부품도 탑재된다.
이들 수동 부품은 반도체 장치 등 능동 부품을 안정적으로 동작시키기 위해 필요한 부품이며, 전자 기기에서의 배선 기판(마더보드) 위에서 반도체 장치의 주위 근방에 탑재·배치되어 있다.
그러나, 전자 기기를 더욱 소형화하기 위해, 이들 수동 부품을 탑재하는 스페이스를 가능한 한 저감시킬 필요가 있다. 즉, 상기 디커플링 콘덴서 등의 용량 소자에 대해서도 그 점유 면적을 가능한 한 축소하는 것이 요구되고 있다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로서, 그 목적은 상기 디커플링 콘덴서를 내장한 반도체 장치의 구조, 및 그 제조 방법에 있어서, 간편하며 저비용의 구성에 의해, 소형화·고성능화를 실현하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명에 의하면, 첫 번째로, 지지 기판 위에 제 1 반도체 칩과, 제 2 반도체 칩 또는 더미 칩이 유전체층을 통하여 적층 상태로 배치되고, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 또는 더미 칩 사이에, 상기 유전체층을 유전체로 하는 콘덴서가 형성되어 이루어지는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명에 의하면, 지지 기판 위에 제 1 반도체 칩과, 상기 제 1 반도체 칩과 적층 상태로 배치되는 제 2 반도체 칩 또는 더미 칩 사이에, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 또는 더미 칩을 접착하는 접착재층을 유전체로 하는 콘덴서가 형성되어 이루어지는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명에 의하면, 원하는 배선·전극이 형성된 지지 기판 위에, 표면에 콘덴서의 한쪽 전극을 구비한 제 1 반도체 칩을 탑재하는 공정과, 상기 제 1 반도체 칩 위에 접착재층을 통하여 피(被)접착면에 상기 콘덴서의 다른쪽 전극을 구비한 제 2 반도체 칩 또는 더미 칩을 탑재하는 공정과, 상기 콘덴서의 한쪽 전극 및 다른쪽 전극을 상기 지지 기판에서의 전원 전극 또는 접지 전극에 접속하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명에 의하면, 원하는 배선·전극이 형성된 지지 기판 위에, 표면에 콘덴서의 한쪽 전극을 구비한 더미 칩을 탑재하는 공정과, 상기 더미 칩 위에 접착재층을 통하여 피접착면에 상기 콘덴서의 다른쪽 전극을 구비한 반도체 칩을 탑재하는 공정과, 상기 콘덴서의 한쪽 전극 및 다른쪽 전극을 상기 지지 기판에서의 전원 전극 또는 접지 전극에 접속하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
<발명의 효과>
본 발명에 의한 반도체 장치에서는, 적층 상태로 되는 2개의 반도체 칩 사이, 또는 마찬가지로 적층 상태로 되는 반도체 칩과 더미 칩 사이에, 유전체층으로 되는 절연물층을 사이에 두고 전극층을 배열 설치하여 콘덴서(용량 소자)를 형성한다.
이 콘덴서는 디커플링 콘덴서로서 기능하며, 반도체 장치의 고성능화에도 기여한다. 이러한 본 발명에 의하면, 반도체 칩을 지지하는 지지 기판 위에는 용량 소자를 구성하는 전극을 배열 설치할 필요가 없다.
따라서, 상기 지지 기판의 대형화를 필요로 하지 않고, 또한 지지 기판의 층수를 증가시킬 필요도 없기 때문에, 지지 기판의 고비용화를 초래하지 않아, 그로 인하여 소형화·박형화된 콘덴서 내장형 반도체 장치를 저렴하게 제공할 수 있다.
도 1은 종래의 세라믹 패키지형 반도체 장치의 구성을 나타낸 단면도.
도 2는 종래의 부품 내장형 반도체 장치의 구성을 나타낸 단면도.
도 3은 종래의 BGA 패키지형 반도체 장치의 구성을 나타낸 단면도.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 구성을 나타낸 단면도.
도 5는 본 발명의 제 1 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 6은 도 4에 나타낸 반도체 장치에 따른 등가 회로를 나타낸 회로도.
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 구성을 나타낸 분해 사시도.
도 8은 도 7에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 9는 본 발명의 제 2 실시예에 따른 반도체 장치의 구성을 나타낸 단면도.
도 10은 본 발명의 제 2 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 11은 도 9에 나타낸 반도체 장치에서의 제 2 반도체 칩의 이면(裏面)을 나타낸 평면도.
도 12는 본 발명의 제 3 실시예에 따른 반도체 장치의 구성을 나타낸 단면도.
도 13은 본 발명의 제 3 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 14는 도 12에 나타낸 반도체 장치에서의 제 2 반도체 칩의 이면을 나타낸 평면도.
도 15는 도 9의 반도체 장치를 동작시킬 경우에 생기는 방사(放射) 노이즈를 설명하기 위한 도면.
도 16은 도 12의 반도체 장치를 마더보드에 탑재하여 동작시킬 경우의 효과를 설명하기 위한 도면.
도 17은 본 발명의 제 4 실시예에 따른 반도체 장치의 구성을 나타낸 단면도.
도 18은 본 발명의 제 4 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 19는 본 발명의 제 5 실시예에 따른 반도체 장치의 구성을 나타낸 단면도.
도 20은 본 발명의 제 5 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 21은 본 발명의 제 6 실시예에 따른 반도체 장치의 구성을 나타낸 단면 도.
도 22는 본 발명의 제 6 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 23은 본 발명의 제 7 실시예에 따른 반도체 장치의 구성을 나타낸 단면도.
도 24는 본 발명의 제 7 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 25는 본 발명의 제 8 실시예에 따른 반도체 장치의 구성을 나타낸 단면도.
도 26은 본 발명의 제 8 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 27은 도 25에 나타낸 반도체 장치에서의 더미 칩의 이면을 나타낸 평면도.
도 28은 본 발명의 제 9 실시예에 따른 반도체 장치의 구성을 나타낸 단면도.
도 29는 본 발명의 제 9 실시예에 따른 반도체 장치의 구성을 나타낸 상면도.
도 30은 도 28에 나타낸 반도체 장치에서의 더미 칩의 이면을 나타낸 평면도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 장치 11 : 패드
12 : 땜납 볼 13 : 지지 기판
14 : 밀봉 수지 15 : 제 1 반도체 칩
16 : 제 2 반도체 칩 17 : 본딩 패드
17a : 접지용 패드 17b : 전원용 패드
17c : 신호용 패드 18 : 와이어
19 : 제 1 접착재 20 : 콘덴서
21, 23 : 도체층(導體層) 22 : 접착재층(제 2 접착재)
이하, 본 발명의 실시예에 대해서 도면을 참조하여 상세하게 설명한다.
본 발명의 제 1 실시예에 따른 콘덴서(용량 소자) 내장의 반도체 장치의 구성을 도 4 및 도 5에 나타낸다. 본 실시예에서는 2개의 반도체 칩을 내장한 적층형 반도체 장치를 예로 들고 있다.
도 4 및 도 5에 나타낸 바와 같이, 반도체 장치(10)는 그 이면에 어레이 형상으로 배치된 패드(11)에 땜납 볼(12)이 접합된 지지 기판(13)과, 이 지지 기판(13) 위에 배치되고, 밀봉 수지(14)에 의해 피복된 제 1 반도체 칩(15) 및 제 2 반도체 칩(16)을 포함한다.
지지 기판(13)은 유리 에폭시 등의 절연 기판의 표면 및/또는 내부에 배선층이 배열 설치되어 구성된다. 표리, 내부의 배선층은 필요에 따라 층간 접속용 도체에 의해 서로 접속된다.
지지 기판(13)의 표면에 배열 설치된 복수의 본딩 패드(17)인 접지(그라운드)용 패드(17a), 전원용 패드(17b) 및 신호용 패드(17c)는 와이어(18)에 의해, 각각 제 1 반도체 칩(15) 및 제 2 반도체 칩(16)에서의 접지(그라운드)용 전극 패드, 전원용 전극 패드 또는 신호용 전극 패드에 접속되어 있다.
이 반도체 장치(10)에 있어서, 지지 기판(13) 위에는 제 1 반도체 칩(15)이 페이스 업(회로 형성면을 위로 한 상태)으로 제 1 접착재(19)를 사용하여 접착된다.
제 1 접착재(19)는 예를 들어 실리콘계 또는 에폭시계 수지를 사용할 수 있지만, 반도체 칩(15) 주위로의 불필요한 유출을 방지할 수 있도록 테이프 형상의 것이 바람직하다. 불필요한 유출이 생기지 않는다면, 페이스트 형상의 것을 사용할 수도 있다.
제 1 반도체 칩(15)의 회로 형성면에는 재배선 기술에 의해 미리 도체층(21)이 형성되어 있고, 상기 제 1 반도체 칩(15)의 전원 전극에 접속되어 있다. 도체층(21)의 재료로서는, 예를 들어 구리(Cu) 또는 알루미늄(Al) 등의 금속을 사용할 수 있다.
이 제 1 반도체 칩(15) 위에 제 2 접착재(22)를 사용하여 제 2 반도체 칩(16)이 페이스 업으로 탑재된다.
한편, 제 2 반도체 칩(16)의 이면에는 미리 스퍼터링 등에 의해 도체층(23)이 형성되어 있다. 도체층(23)의 재료도 예를 들어 구리나 알루미늄 등의 금속을 사용할 수 있다. 도체층(23)은 상기 제 2 반도체 칩(16)의 벌크(bulk) 부분의 전 위인 접지(그라운드) 전극에 접속된다.
즉, 본 실시예에서는, 제 1 반도체 칩(15) 위에 배열 설치된 도체층(21)과, 제 2 반도체 칩(16)의 하면(下面)에 배열 설치된 도체층(23)이 제 2 반도체 칩(16)과 거의 동등한 면적을 갖는 제 2 접착재(22)를 통하여 대향하여 배치된다.
이러한 구성에 의해, 상기 제 2 접착재(22)를 유전체로 하며, 도전층(21, 23)을 전극으로 하는 콘덴서(용량 소자)(20)가 형성·배치된다.
상기 제 2 접착재(22)의 재료로서, 예를 들어 실리콘계 또는 에폭시계 수지를 사용할 수 있다. 제 2 접착재(22)는 콘덴서(20)의 용량을 결정하는 유전체로서 기능하기 때문에, 비(比)유전률이 높고, 또한 그 두께가 가능한 한 얇은 것이 바람직하다. 이 실시예에서는 비유전률 5이상, 두께 20㎛ 이하로 하는 것이 바람직하다.
또한, 이 제 2 접착재(22)로서는 가능한 한 일정한 면적·두께를 가지고 적용할 수 있는 것이 필요하기 때문에, 테이프 형상 또는 시트 형상의 것이 적용된다. 일정한 면적·두께를 가지고 형성이 가능하면, 페이스트 형상의 것을 사용할 수도 있다.
이러한 콘덴서(20)는 도 6의 등가 회로에 나타낸 바와 같이, 전원용 전극(VDD)과 그라운드용 전극(GND) 사이에 삽입·배치되며, 디커플링 콘덴서로서 기능한다.
이렇게, 이 실시예의 반도체 장치(10)에서는, 적층 배치된 반도체 칩(15)과 반도체 칩(16) 사이에 콘덴서(20)를 형성·배치함으로써, 지지 기판(13) 위로의 콘 덴서용 전극의 배열 설치가 필요 없다.
따라서, 지지 기판(13)에서의 배선 리드를 위한 스페이스가 확대되고, 그로 인해 보다 소형화되고 박형화된 콘덴서 내장 반도체 장치를 형성하는 것이 가능해 진다.
도 7은 상기 제 1 실시예에 따른 콘덴서 내장의 반도체 장치(10)의 구성을 나타낸 분해 사시도이다.
즉, 본 실시예에서는 지지 기판(13)의 상면(13a)에 제 1 접착재층(19)을 통하여 그 표면에 도체층(21)이 배열 설치된 제 1 반도체 칩(15)이 탑재·고착(固着)되고, 상기 도체층(21) 위에 제 2 접착재(22)를 통하여 그 하면에 제 2 도체층(23)이 배열 설치된 제 2 반도체 칩(16)이 탑재·고착된다.
또한, 도 7에서는, 와이어, 밀봉 수지는 도시하는 것을 생략한다.
이러한 구성에 의하면, 지지 기판(13)의 상면(13a)에는 콘덴서용 전극의 배열 설치를 필요로 하지 않아, 충분한 배선 리드를 위한 스페이스를 확보할 수 있다.
또한, 도 7에 나타낸 구성에서는, 도체층(23)의 면적을 제 2 반도체 칩(15)과 동일한 정도로 한 경우를 나타내고 있지만, 다른 반도체 칩과의 와이어 접속의 관계에 따라서는 도체층(23)의 형상·면적을 바꿀 수도 있다. 또한, 전원이 2종류 이상 있는 경우에는, 필요에 따라 도체층(23)을 분할하여 각각의 전원에 대응한 디커플링 콘덴서를 형성할 수도 있다. 또한, 분할된 도체층에 의해 형성되는 콘덴서(용량 소자)의 일부를 디커플링 콘덴서 이외의 회로 형성용으로서 사용할 수도 있 다.
도 4, 도 5 및 도 7에 나타낸 콘덴서 내장의 반도체 장치의 제조 방법에 대해서, 그 일례를 도 8에 나타낸다.
도 8의 (a)에 나타낸 바와 같이, 복수개의 제 2 반도체 칩(16a)을 포함하는 반도체 기판(웨이퍼)(W2)의 이면에 스퍼터링법을 행하여 도체층(23)을 형성한다.
다음으로, 도 8의 (b)에 나타낸 바와 같이, 제 1 반도체 칩(15)과의 접착 및 콘덴서(20)의 유전체로서 기능하는 테이프 형상 또는 시트 형상의 제 2 접착재(22)를 도체층(23) 위에 점착시킨다.
그 후, 도 8의 (c)에 나타낸 바와 같이, 반도체 기판(W2)의 다이싱(dicing) 공정을 거쳐 제 2 반도체 칩(16)을 형성한다.
한편, 도 8의 (d)에 나타낸 바와 같이, 복수개의 제 1 반도체 칩(15a)을 포함하는 반도체 기판(웨이퍼)(W1)의 회로 형성면에 재배선 기술을 이용하여 도체층(21)을 형성한다.
다음으로, 도 8의 (e)에 나타낸 바와 같이, 반도체 기판(W1)의 이면에 지지 기판(13)으로의 접착을 위한 테이프 형상 또는 시트 형상의 제 1 접착재(19)를 점착시킨다.
그 후, 도 8의 (f)에 나타낸 바와 같이, 반도체 기판(W1)의 다이싱 공정을 거쳐 제 1 반도체 칩(15)을 형성한다.
또한, 도 8의 (g)에 나타낸 바와 같이, 유리 에폭시 등의 절연 기판의 표면 및/또는 내부에 배선층이 배열 설치되어 구성되고, 표리·내부의 배선층이 필요에 따라 층간 접속용 도체에 의해 서로 접속된 지지 기판(13)을 준비한다. 상기 지지 기판(13)의 배선층에는 본딩 패드(17)(전원용 전극, 그라운드용 전극, 신호용 전극)가 선택적으로 배열 설치된다.
또한, 상기 지지 기판(13)은 도시된 바와 같이 개별(단체(單體))화하지 않고, 복수개가 연접(連接)된 시트 형상의 것일 수도 있다.
그러한 후, 도 8의 (h)에 나타낸 바와 같이, 지지 기판(13) 위에 제 1 접착재(19)를 통하여 제 1 반도체 칩(15)을 탑재하고, 그 위에 제 2 접착재(22)를 통하여 제 2 반도체 칩(16)을 탑재한다. 이 단계에서, 상·하 전극(도체층(21, 23)) 사이에 접착재(22)로 이루어지는 유전체층이 배열 설치된 콘덴서(20)가 형성되며, 그로 인해 콘덴서 내장의 반도체 장치(10)가 구성된다.
그러한 후, 이러한 반도체 칩 적층 구조체를 수지 몰드법을 이용하여 기밀 밀봉한다.
상술한 바와 같이, 지지 기판(13)이 시트 형상일 경우에는, 상기 지지 기판(13) 위에 나열되는 복수개의 반도체 칩 적층 구조체를 일괄하여 몰드 처리한 후, 반도체 칩 적층 구조체 사이의 수지(14) 및 지지 기판(13)을 절단 분리하여 개별적으로 반도체 칩 적층 구조체를 포함하는 반도체 장치를 복수개 형성한다.
이 실시예에서는 가장 효율적인 것으로 예상되는 제조 방법을 나타내지만, 콘덴서의 구성 부품인 도전층(21, 23) 및 유전체(22)를 형성할 수 있는 것이라면, 다른 제조 방법을 이용하는 것도 가능하다.
이어서, 본 발명의 제 2 실시예에 따른 콘덴서 내장의 반도체 장치의 구성 을, 도 9 내지 도 11에 나타낸다. 이 실시예에서도, 2개의 반도체 칩을 내장한 적층형 반도체 장치를 예로 들고 있다.
도 10은 도 9에 나타낸 구성에 있어서, 밀봉 수지(14) 및 제 2 반도체 칩(16)이 장착되어 있지 않은 상태를 나타낸다. 또한, 도 11에 상기 제 2 반도체 칩(16)의 이면, 즉 반도체 칩(15)에 대향하는 면의 전극 패턴 형상을 나타낸다.
도 9에 나타낸 바와 같이, 본 실시예에 따른 반도체 장치(10A)는 그 이면에 어레이 형상으로 배치된 패드(11)에 땜납 볼(12)을 접합한 지지 기판(13)과, 이 지지 기판(13) 위에 배치되고, 밀봉 수지(14)에 의해 피복된 제 1 반도체 칩(15) 및 제 2 반도체 칩(16)을 포함한다.
지지 기판(13)은 유리 에폭시 등의 절연 기판의 표면 및/또는 내부에 배선층이 배열 설치되어 구성된다. 표리, 내부의 배선층은 필요에 따라 층간 접속용 도체에 의해 서로 접속된다.
이러한 지지 기판(13)의 표면에 배열 설치된 복수의 본딩 패드(17)인 접지(그라운드)용 패드(17a), 전원용 패드(17b) 및 신호용 패드(17c)는 와이어(18)에 의해, 각각 제 1 반도체 칩(15), 제 2 반도체 칩(16)에서의 접지(그라운드)용 전극 패드, 전원용 전극 패드 또는 신호용 전극 패드에 접속된다.
이 반도체 장치(10A)에 있어서, 지지 기판(13) 위에는 제 1 반도체 칩(15)이 페이스 업(회로 형성면을 위로 한 상태)으로 제 1 접착재(19)를 사용하여 고착된다.
제 1 접착재(19)의 재료는 상기 제 2 실시예와 마찬가지로, 예를 들어 실리 콘계 또는 에폭시계 수지를 사용할 수 있다. 이 제 1 접착재(19)로서는, 반도체 칩 외부로의 불필요한 유출을 방지할 수 있도록 테이프 형상 또는 시트 형상의 것이 바람직하다.
한편, 제 1 반도체 칩(15)의 회로 형성면에는 재배선 기술에 의해 도체층(21)이 형성되고, 제 1 반도체 칩(15)의 전원 전극에 접속된다. 도체층(21)의 재료로서는, 예를 들어 구리(Cu) 또는 알루미늄(Al) 등의 금속을 사용할 수 있다.
이 때, 도체층(21) 이외에, 제 2 반도체 칩(16)과의 접속용으로 접지(그라운드)용 전극, 신호선의 재배선이 제 1 반도체 칩(15)의 회로 형성면 위에 형성된다.
이 제 2 실시예에서는, 제 1 반도체 칩(15) 위에 제 2 반도체 칩(16)이 페이스 다운(회로 형성면을 아래로 한 상태) 방식에 의해 언더필재(22a)인 수지를 사용하여 고착된다.
이러한 언더필재(22a)도 가능한 한 일정한 면적·두께를 가지고 적용할 수 있는 것이 필요하기 때문에, 테이프 형상 또는 시트 형상의 것이 적용된다. 일정한 면적·두께를 가지고 형성이 가능하면, 페이스트 형상의 것을 사용할 수도 있다.
제 2 반도체 칩(16)의 회로 형성면에는 재배선 기술에 의해 도체층(23)이 형성되고, 제 2 반도체 칩(16)의 접지(그라운드)용 전극에 접속된다.
제 2 반도체 칩(16)의 돌기 전극(16e)은 제 1 반도체 칩(15) 위에 형성된 재배선층(21a)에 접속된다.
제 1 반도체 칩(15) 위의 전원 전극, 접지(그라운드)전극, 그 이외에 신호 핀은 와이어(18)를 사용하여 지지 기판(13) 위의 본딩 패드(17)에 접속된다.
즉, 본 실시예에서는, 제 1 반도체 칩(15) 위에 배열 설치된 도체층(21)과, 제 2 반도체 칩(16)의 상면(회로 형성면)에 배열 설치된 도체층(23)이 제 2 반도체 칩(16)과 거의 동등한 면적을 갖는 언더필재(22a)를 통하여 대향하여 배치·고착되며, 그로 인해 상기 언더필재(22a)를 유전체로 하고, 도전층(21, 23)을 전극으로 하는 콘덴서(용량 소자)(20)가 형성된다.
상기 언더필재(22a)는 콘덴서(20)의 용량을 결정하는 유전체로서 기능하기 때문에, 비유전률이 높고, 또한 그 두께가 가능한 한 얇은 것이 바람직하다.
본 발명의 제 3 실시예에 따른 콘덴서 내장의 반도체 장치의 구성을, 도 12 내지 도 14에 나타낸다.
또한, 도 13은 도 12에 나타낸 구성에 있어서, 밀봉 수지(14) 및 제 2 반도체 칩(16)이 장착되어 있지 않은 상태를 나타낸다. 또한, 도 14는 제 2 반도체 칩(16)의 이면, 즉 반도체 칩(15)에 대향하는 면에서의 전극층의 형성 패턴을 나타낸다.
도 12에 나타낸 바와 같이, 이 실시예의 반도체 장치(10B)는 상기 제 2 실시예와 기본적으로 동일하지만, 제 1 반도체 칩(15)의 회로 형성면에 지지 기판(13) 위의 접지(그라운드)용 전극(17a)과 접속된 도체층(23)이 배열 설치되고, 제 2 반도체 칩(16)의 회로 형성면에 지지 기판(13) 위의 전원용 전극(17b)과 접속된 도체층(21)이 되는 점에서 상이하다.
그 이외의 구성은 상기 제 2 실시예와 동일하기 때문에, 그 설명을 생략한 다.
여기서, 도 9에 나타낸 상기 제 2 실시예의 반도체 장치(10A)를 동작시킬 때에 발생하는 방사 노이즈에 대해서, 도 15를 사용하여 설명한다.
도 15에 있어서, 제 2 실시예의 반도체 장치(10A)에서는, 제 2 반도체 칩(16)(상측)에 접지(그라운드)용 도체층(23)이 형성되어 있지만, 도체층(23)의 면적이 제 2 반도체 칩(16)의 면적과 동등 이하이기 때문에, 제 1 반도체 칩(15)으로부터 발생하는 방사 노이즈의 방출을 방지(차폐(遮蔽))하는 효과가 충분하지 못할 경우가 있다.
이것에 대하여, 도 12에 나타낸 제 3 실시예의 반도체 장치(10B)를 마더보드에 탑재하여 동작시킬 때에는, 도 16에 나타낸 바와 같이, 제 1 반도체 칩(15)에 접지(그라운드) 도체층(23)이 형성되어 있고, 도체층(23)의 면적이 제 2 반도체 칩(16)의 면적 이상이기 때문에, 제 2 반도체 칩(16)으로부터 발생하는 방사 노이즈를 효과적으로 방지(차폐)할 수 있다.
즉, 도 16에 있어서, 제 2 반도체 칩(16)으로부터 발생하는 노이즈가 마더보드(101)의 이면(다른 주면(主面))에 땜납 볼(102)을 통하여 탑재되어 있는 다른 전자 부품(103)으로의 영향을 주는 것을 방지할 수 있다.
이상, 제 1 내지 제 3 실시예에서는 2개의 반도체 칩(제 1 및 제 2 반도체 칩)을 내장한 반도체 장치에 대해서 설명하였다.
이하의 실시예(제 4 내지 제 9 실시예를 포함)에서는, 활성(活性)의 반도체 칩(논리 회로 등의 전자 회로가 형성된 반도체 칩)이 1개만 탑재되는 반도체 장치 에 있어서, 본 발명에 따른 콘덴서(용량 소자)를 탑재하는 구성에 대해서 설명한다.
본 발명의 제 4 실시예에 따른 콘덴서 내장의 반도체 장치의 구성을, 도 17과 도 18을 사용하여 설명한다.
도 18은 도 17에 나타낸 구성에 있어서, 밀봉 수지(14)가 장착되어 있지 않은 상태를 나타낸다.
도 17에 나타낸 바와 같이, 본 실시예에 의한 반도체 장치(10C)에서는, 반도체 칩(15)과 함께 콘덴서(용량 소자)를 형성하기 위해, 상기 반도체 칩(15) 위에 더미 칩(16a)이 탑재된다.
그 이외의 구성은 상기 제 1 실시예와 기본적으로 동일하기 때문에, 그 설명을 생략한다.
이 실시예의 반도체 장치(10C)에 있어서, 더미 칩(16a)은 예를 들어 실리콘(Si) 칩으로 구성된다.
이러한 더미 칩(16a)은 도체층으로서 작용시키기 위해, 미리 그 표리 양면에 알루미늄 등을 스퍼터링하여 금속층을 형성하든지, 불순물을 고농도로 도핑하여 그 도전율을 도체에 접근시켜 둔다.
표리 양면에 금속층이 피복된 더미 칩을 사용함으로써, 상기 더미 칩의 어떤 위치에 대하여 와이어 본딩이 가능해진다.
이 실시예의 반도체 장치(10C)에서는, 더미 칩(16a)의 적용에 의해, 전원 배선 또는 접지 배선의 접속의 자유도가 높아지고, 반도체 칩(15)과 지지 기판(13)의 본딩 패드(17)의 위치 관계만을 고려하면 되기 때문에, 설계의 자유도를 높일 수 있다.
본 발명의 제 5 실시예에 따른 콘덴서 내장의 반도체 장치의 구성을, 도 19와 도 20을 사용하여 설명한다.
도 20은 도 19에 나타낸 구성에 있어서, 밀봉 수지(14)가 장착되어 있지 않은 상태를 나타낸다.
이 실시예에 의한 반도체 장치(10D)는 상기 제 4 실시예의 구성과 거의 동일한 구성이지만, 더미 칩(16a)의 전위를 전원 전위 VDD와 동일한 전위로 설정하고, 반도체 칩(15)의 회로 형성면에 접지(그라운드)용 전극(17a)과 접속시키는 도체층(23)을 형성하고 있다. 그 이외의 구성은 상기 제 4 실시예와 동일하기 때문에, 설명을 생략한다.
이 제 5 실시예의 반도체 장치(10D)에서는, 반도체 칩(15)(하측의 반도체 칩)에 접지(그라운드) 전극(12a)에 접속된 도체층(23)이 형성되어 있고, 도체층(23)의 면적이 더미 칩(16a)의 면적보다 크다.
따라서, 상기 제 4 실시예의 구성에 비하여 반도체 칩(15)으로부터 발생하는 방사 노이즈의 확대를 보다 효과적으로 억제할 수 있다.
또한, 이 반도체 장치(10D)를 마더보드에 탑재한 경우에, 마더보드의 이면에 탑재되는 다른 전자 부품으로의 악영향을 효과적으로 억제할 수 있다.
본 발명의 제 6 실시예에 따른 콘덴서 내장의 반도체 장치의 구성을 도 21과 도 22를 사용하여 설명한다.
도 22는 도 21에 나타낸 구성에 있어서, 밀봉 수지(14)가 장착되어 있지 않은 상태를 나타낸다.
이 실시예에 의한 반도체 장치(10E)는 상기 제 4 실시예에 나타낸 구성에 대하여 반도체 칩(15)과 더미 칩(16a)을 상하 교체한 구성을 갖는다. 즉, 도 21의 반도체 장치(10E)에서, 지지 기판(13) 위에 더미 칩(16a)을 탑재하고, 상기 더미 칩(16a) 위에 접착재(22)를 통하여 반도체 칩(15)을 탑재한 것이다. 그 이외의 구성은 상기 제 4 실시예와 동일하기 때문에, 설명을 생략한다.
이러한 제 6 실시예의 반도체 장치(10E)에서는, 반도체 장치 전체의 크기와 비교하여 반도체 칩(15)의 크기가 현저하게 작은 경우(예를 들어 반도체 칩(15)의 전극 수가 많기 때문에, 외부로 인출(引出)되는 땜납 볼의 수도 많아져 지지 기판(13)의 크기가 대형화하는 경우)에, 반도체 칩(15)보다도 큰 크기의 더미 칩(16a)을 탑재함으로써, 지지 기판(13) 및 밀봉 수지(14)를 포함하는 반도체 장치의 휨을 저감할 수 있다.
본 발명의 제 7 실시예에 따른 콘덴서 내장의 반도체 장치의 구성을, 도 23과 도 24를 사용하여 설명한다.
도 24는 도 23에 나타낸 구성에 있어서, 밀봉 수지(14)가 장착되어 있지 않은 상태를 나타낸다.
이 실시예에서의 반도체 장치(10F)는 상기 제 5 실시예의 구성에 있어서, 반도체 칩(15)과 더미 칩(16a)을 상하 교체한 구성을 갖는다. 즉, 도 23의 반도체 장치(10F)에 있어서, 지지 기판(11) 위에 더미 칩(16a)을 탑재하고, 상기 더미 칩 (16a) 위에 접착재(22)를 통하여 반도체 칩(15)을 탑재한 것이다. 그 이외의 구성은 상기 제 5 실시예와 동일하기 때문에, 설명을 생략한다.
이러한 제 7 실시예의 반도체 장치(10F)에서도, 반도체 장치 전체의 크기와 비교하여 반도체 칩(15)의 크기가 작을 경우에, 반도체 칩(15)보다도 큰 크기의 더미 칩(16a)을 탑재함으로써, 지지 기판(13) 및 밀봉 수지(22)를 포함하는 반도체 장치의 휨을 저감할 수 있다.
본 발명의 제 8 실시예에 따른 콘덴서 내장의 반도체 장치의 구성을, 도 25 내지 도 27을 사용하여 설명한다.
도 26은 도 25에 나타낸 구성에 있어서, 밀봉 수지(14) 및 더미 칩(16a)이 장착되어 있지 않은 상태를 나타낸다. 또한, 도 27은 더미 칩(16a)의 이면의 구성을 나타낸다.
이 실시예에서의 반도체 장치(10G)는 상기 제 4 실시예의 구성에 있어서, 더미 칩(16a)을 반도체 칩(15) 위에 탑재한 것이다. 그 이외의 구성은 상기 제 4 실시예와 동일하기 때문에, 설명을 생략한다.
이러한 제 8 실시예의 반도체 장치(10G)에서는, 더미 칩(16a)의 접속에 와이어(18)를 사용하고 있지 않기 때문에, 와이어 루프 높이만큼 반도체 장치의 높이를 작게 할 수 있다.
따라서, 이 실시예의 반도체 장치(10G)의 구조는 보다 박형의 반도체 패키지가 요구되는 경우에 적합하다.
본 발명의 제 9 실시예에 따른 콘덴서 내장의 반도체 장치의 구성을, 도 28 내지 도 30을 사용하여 설명한다.
도 29는 도 28에 나타낸 구성에 있어서, 밀봉 수지(14) 및 더미 칩(16a)이 장착되어 있지 않은 상태를 나타낸다. 또한, 도 30은 더미 칩(16a)의 이면의 구성을 나타낸다.
이 실시예에서의 반도체 장치(10H)는 상기 제 5 실시예의 구성에 있어서, 더미 칩(16a)을 반도체 칩(15) 위에 탑재한 것이다. 그 이외의 구성은 상기 제 5 실시예와 동일하기 때문에, 그 설명을 생략한다.
이 제 9 실시예에서의 반도체 장치(10H)에서는, 더미 칩(16a)의 접속에 와이어(18)를 사용하고 있지 않기 때문에, 와이어 루프 높이만큼 반도체 장치의 높이를 작게 할 수 있다.
따라서, 이 실시예의 반도체 장치(10H)의 구조는 보다 박형의 반도체 패키지가 요구되는 경우에 적합하다.
이상 설명한 바와 같이, 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 1개의 반도체 칩과 이 반도체 칩 사이에 적층 상태로 되는 다른 반도체 칩 또는 더미 칩 사이에, 이들을 접착하는 접착재를 유전체로 하는 콘덴서(용량 소자)를 형성한다.
이러한 구성에 의해, 상기 반도체 칩이 탑재·유지되는 지지 기판 자체에 콘덴서의 한쪽 전극을 배열 설치할 필요가 없어, 상기 지지 기판에서의 배선 리드를 위한 스페이스의 면적, 자유도가 제한되지 않는다.
그 결과, 이러한 지지 기판의 층수를 저감할 수 있어 지지 기판의 저비용화, 소형화, 박형화를 도모할 수 있으며, 그로 인해 콘덴서(용량 소자) 내장형 반도체 장치를 저렴하게 제공할 수 있다.
이러한 콘덴서는 상기 반도체 장치의 전원-접지(그라운드) 사이에 삽입됨으로써, 과도 전류에 의거하는 전원 바운스 또는 그라운드 바운스를 방지·억제하는 디커플링 콘덴서로서 기능하여, 상기 반도체 장치의 고성능화에 크게 기여하는 것이다.
또한, 본 발명은 구체적으로 개시된 상기 실시예에 한정되는 것이 아니라, 특허청구의 범위로부터 일탈하지 않고, 다양한 변형이나 변경이 가능하다.

Claims (10)

  1. 지지 기판 위에 제 1 반도체 칩과, 제 2 반도체 칩 또는 더미 칩이 유전체층 을 통하여 적층 상태로 배치되고, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 또는 더미 칩 사이에, 상기 유전체층을 유전체로 하고, 상기 제 1 반도체 칩에 배열 설치되는 도체층을 한쪽의 전극으로 하고, 상기 제 2 반도체 칩 또는 더미 칩에 배열 설치되는 도체층을 다른 쪽의 전극으로 하는 콘덴서(capacitor)가 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 지지 기판 위에 제 1 반도체 칩과, 상기 제 1 반도체 칩과 적층 상태로 배치되는 제 2 반도체 칩 또는 더미 칩 사이에, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 또는 더미 칩을 접착하는 접착재층을 유전체로 하고, 상기 제 1 반도체 칩에 배열 설치되는 도체층을 한쪽의 전극으로 하고, 상기 제 2 반도체 칩 또는 더미 칩에 배열 설치되는 도체층을 다른 쪽의 전극으로 하는 콘덴서가 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 지지 기판에 상기 제 1 반도체 칩이 탑재되고, 상기 제 1 반도체 칩 위에 상기 제 2 반도체 칩 또는 더미 칩이 탑재되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 지지 기판에 상기 더미 칩이 탑재되고, 상기 제 1 반도체 칩이 상기 더미 칩 위에 탑재되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 콘덴서의 한쪽 전극은 상기 반도체 장치의 전원 전극 또는 접지 전극의 한쪽에, 상기 콘덴서의 다른쪽 전극은 상기 반도체 장치의 전원 전극 또는 접지 전극의 다른쪽에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 콘덴서는 상기 반도체 장치에서의 디커플링(decoupling) 콘덴서를 구성하는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 접착재층은 실리콘계 또는 에폭시계 수지로 구성되는 것을 특징으로 하는 반도체 장치.
  8. 원하는 배선·전극이 형성된 지지 기판 위에, 표면에 콘덴서의 한쪽 전극을 구비한 제 1 반도체 칩을 탑재하는 공정과,
    상기 제 1 반도체 칩 위에 접착재층을 통하여 피접착면에 상기 콘덴서의 다 른쪽 전극을 구비한 제 2 반도체 칩 또는 더미 칩을 탑재하는 공정과,
    상기 콘덴서의 한쪽 전극 및 다른쪽 전극을 상기 지지 기판에서의 전원 전극 또는 접지 전극에 접속하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 원하는 배선·전극이 형성된 지지 기판 위에, 표면에 콘덴서의 한쪽 전극을 구비한 더미 칩을 탑재하는 공정과,
    상기 더미 칩 위에 접착재층을 통하여 피접착면에 상기 콘덴서의 다른쪽 전극을 구비한 반도체 칩을 탑재하는 공정과,
    상기 콘덴서의 한쪽 전극 및 다른쪽 전극을 상기 지지 기판에서의 전원 전극 또는 접지 전극에 접속하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 접착재층은 실리콘계 또는 에폭시계 수지로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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