JP2011513952A - 一体化薄膜インダクタを含むマイクロモジュール及びその製造方法 - Google Patents

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Abstract

マイクロモジュールとその製造方法が開示される。例示のマイクロモジュールは、薄膜インダクタを有する基板と、当該基板上に且つ当該薄膜インダクタの上方に搭載されたバンプ付きダイとを含む。
【選択図】図３

Description

関連出願の参照
本願は、２００８年２月２５日に出願された米国仮特許出願第61/031,212号の優先権を主張する。この仮特許出願の内容は、その全体を参照することにより本明細書に実質的に組み入れられる。
携帯電話、パーソナルデータ補助機器（ＰＤＡ）、デジタルカメラ、ラップトップなどの個人向け電気製品は、一般にいくつかのパッケージされた半導体ＩＣチップと、プリント回路基板やフレキシブル基板のような相互接続基板又はシステム基板上に搭載された表面搭載部品とを含む。個人向け電気製品などのサイズを減少させつつ、これらの製品により多くの機能及び構成を取り込みたいという要求が増加し続けている。しばしば、これらの部品は、異なる供給電圧及び／又は別個の供給電圧を必要とする。また、これらの要求は、バッテリーの消費を最小にしつつ、達成される必要がある。これらの相反する要因が、相互接続基板及び電力分配部品についての構成、サイズ及び組み立てについてのいまだに増加し続ける要求を生じさせる。上記の相反する要因を解決するための取り組みとして、単一のシリコンダイ上にスイッチング電源を統合させる提案がされている。しかしながら、そのような単一チップによる解決方法を用いた場合にはコストが高くなり、しばしば、そのようなコストを正当化するのに十分な電力変換効率が得られない。
本願発明の実施例は、マイクロモジュール、マイクロモジュールの製造方法、及びマイクロモジュールを含む電気製品に関する。これらの実施例は、上記の相反する要因を解決することを目的としている。
本願発明の第１の実施例は、第１の表面上に配置された薄膜インダクタを有する構成基板（コンポーネント基板）と、当該構成基板の当該第１の表面上に搭載され且つ当該薄膜インダクタの上方に配置された半導体ダイと、を含むマイクロモジュールに関するものである。薄膜インダクタは、一平面内にコイル状に形成された配線を含んでも良い。半導体ダイは、複数の導電相互接続バンプを備える構成基板に電気的に接続されても良い。別の実施例では、構成基板の第１の表面上に配置され且つバンプ付きダイの１つ又は複数の辺に近接して配置された複数の相互接続パッドを含んでも良い。半導体ダイは、制御回路及びインダクタを通じて電流を制御するための１つ又は複数のスイッチを含んでも良い。半導体ダイ及びインダクタは、スイッチモード電源を含んでも良い。別の実施例では、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）を提供するために、相互接続パッド上に配置された複数の導電性相互接続バンプを含んでも良い。
本願発明の第２の実施例は、システム基板上に搭載された本願発明によるマイクロモジュールを含むシステムに関するものであり、マイクロモジュールの構成基板の第１の表面はシステム基板に向けられ、導電性の相互接続バンプは当該構成基板上の相互接続パッドと当該システム基板上の対応する相互接続パッドとの間に配置されている。導電性の相互接続バンプは、半導体ダイの厚み方向の寸法よりも大きい高さ寸法を有しても良い。システム基板は、プリント回路基板、マザーボード、フレキシブル回路基板などを含んでも良い。
上記の例示の構造の場合、インダクタは低価格基板上に形成される。一方、制御回路及びスイッチは相対的に小さい半導体ダイ上に形成される。半導体ダイ上に制御回路及びスイッチを形成するためには一般に数十の工程が必要とされるのに対して、構成基板上への形成のためにはわずかな工程数で足りる。したがって、半導体ダイのエリア単位のコストは、構成基板のエリア単位のコストよりも高い。ダイと構成基板との間で回路を分離することにより、本願発明によれば、従来の単一チップによる解決方法に比較して製造コストをより低下させることができる。このような従来の単一チップによる解決方法においては、インダクタは相対的に高価な半導体ダイ上のコントローラに統合され、その高価なダイの相当のエリアを占めていた。また、本願発明によれば、磁気材料（自由空間のそれよりも大きい透磁率を有する材料）を、インダクタの所定部分の周囲に配置して、当該インダクタのエリア単位のインダクタンス値を増加させることができる。これにより、本願発明を用いたスイッチモード電源のスイッチング周波数を大幅に低減させることができる。その結果、同量の電力変換のためのスイッチのスイッチングロスが低減し、それによって、コンバータの効率が向上する。
本願発明の第３の実施例は、マイクロモジュールの製造方法に関するものである。当該方法は、薄膜インダクタを含む構成基板と半導体ダイとを組み合わせる工程を含み、当該半導体ダイが当該薄膜インダクタの上方に配置される。また、当該方法は、当該構成基板上に配置され且つバンプ付きダイの１又は複数の辺に隣接して配置された複数の相互接続パッド上に複数の導電性の相互接続バンプを形成する工程を含む。別の実施例においては、構成基板と半導体ダイとを組み合わせる前に、複数の導電性の相互接続バンプが当該半導体ダイ上に配置される。別の実施例においては、複数の導電性の相互接続バンプを構成基板の導電性の相互接続パッド上に配置することを含む。別の実施例においては、２つ又は３つ以上の構成基板が１つの共通基板又は共通ウエハ上に設けられ、それらが個々の半導体ダイスと組み合わされた後に個別化される。
上記した例示の方法を用いた場合、高コスト要素及び低コスト要素を個別のキャリア（すなわち半導体ダイと構成基板）上に形成し、その後、これらのキャリアを一緒に組み立てる（すなわち、これらのキャリアを共通のパッケージにパッケージングする）ことによって、スイッチモード電源の製造コストが減少し得る。組み立て工程に先立ってキャリアをテストし、良好なキャリアのみを組み立てることによって、全体的な歩留まりを向上させることができる。
本願発明の第４の実施例はマイクロモジュールに関する。マイクロモジュールは、第１の表面、第２の表面、薄膜インダクタ、及び当該第１の表面と当該第２の表面との間に張り渡された複数のヴィアを含む構成基板を含む。また、マイクロモジュールは、当該構成基板の当該第１の表面上に配置された第１の複数の相互接続パッドを含む。当該第１の複数の相互接続パッドのうちの少なくとも２つの相互接続パッドが個々のヴィアに電気的に接続されている。また、マイクロモジュールは、当該構成基板の当該第２の表面上に配置された第２の複数の相互接続パッドを含む。当該第２の複数の相互接続パッドのうちの少なくとも２つの相互接続パッドが個々のヴィアに電気的に接続されている。また、マイクロモジュールは、当該構成基板の当該第１の表面上に配置され且つ当該第１の複数の相互接続パッドに電気的に結合された半導体ダイを含む。この構成の場合、半導体ダイ及び構成基板は、実質的に同一の側面寸法を有し、コンパクトなモジュールとするために他の１つの上に積み重ねても良い。
本願発明の第５の実施例はマイクロモジュールの製造方法に関する。当該方法は、薄膜インダクタを含む構成基板と半導体ダイとを組み合わせる工程を含み、当該半導体ダイが当該構成基板の第１の表面の上方に配置される。また、当該方法は、複数の導電性の相互接続バンプを、当該構成基板の第２の表面上に配置された複数の相互接続パッド上に形成する工程を含む。
本願発明についてのこれら及び他の実施例が図面を参照しつつ以下に詳細に記述される。本明細書に開示される各実施例における構成及び／又は動作は、本明細書に開示される他の実施例における構成及び／又は動作と組み合わせることができる。
図面においては、同じような数字は同じような要素を示し、いくつかの要素の記述は反復されない。例示の寸法が図面に示される。本願発明の実施例は、そのような例示の寸法に制限されない。
本願発明による実施例において組み入れられ得る例示のバックコンバータの回路を示す図である。 本願発明の実施例によるベース基板の上面図である。 本願発明の実施例によるマイクロモジュールの上面図である。 本願発明の実施例による製造過程におけるマイクロモジュールの側面図である。 本願発明の実施例による図３に示されるマイクロモジュールの側面図である。 本願発明の別の実施例による図３に示されるマイクロモジュールの側面図である。 本願発明の実施例による図３及び図５に示されるマイクロモジュールを含む構成の側面図である。 本願発明の実施例による異なるマイクロモジュールを有する別の構成の側面図である。 本願発明の実施例による別のマイクロモジュールの側面図である。
本願発明は、添付図面を参照しつつ、本明細書において以下に詳述され、図面に本願発明の代表的な実施例が示される。本願発明は、しかしながら、異なる構成において具現化され得るものであり、本明細書に示された実施例に限定されると解釈されるべきではない。より適切に言えば、この開示は完全且つ完璧であり、本願発明の範囲を当業者に十分に知らせるために、これらの実施例が提示されたものである。図面においては、層の厚さ及び領域の厚さが明瞭さのために誇張されている場合もある。同一の参照番号は、本明細書の全体を通して同じ要素を示すために用いられる。それらの要素は、異なる実施例においては、異なる相互関係及び異なる位置となる場合がある。
また、ある層が他の層又は基板「上に」存在するものとして説明されたときには、そのある層がその他の層又は基板上に直接存在するか、又は、これらの間の層が存在すると解される。また、例えば層、領域、又は基板などの要素が他の要素「上に」、「に接続され」、「に電気的に接続され」、「に結合され」、「に電気的に結合され」ているものとして説明される場合には、そのある要素がその他の要素の直接上に存在し、又はその他の要素に直接接続され若しくは結合されるか、又は、１つ又は複数の要素が要素間に存在すると解される。これとは対照的に、ある要素が他の要素や層「の直接上に」、「に直接接続され」、「に直接結合され」ているものとして説明される場合には、間の要素や層は存在しない。本明細書で用いられる「及び／又は」の用語は、「及び／又は」の前後の１つ又は複数の要素のいずれかの組合せ及び全ての組合せを含む意味である。
本明細書で用いられる用語は、本願発明を説明することのみを目的とし、本願発明の意義や範囲を制限するものと解されるべきではない。本明細書において用いられる場合、ある１つの構成は、前後関係の条件において、ある特別なケースを明確に示しているのでない限り、複数の構成を含む。また、本明細書で用いられる「含む」及び／又は「含んでいる」の表現は、言及された形状、数、ステップ、動作、操作、部材、要素、及び／又はこれらの集合を定義するものではなく、１つ又は複数の他の異なる形状、数、ステップ、動作、操作、部材、要素、及び／又はこれらの集合の存在又は追加を排除するものでもない。位置に関する相対的な表現、例えば「〜の上方に」、「〜の上に」、「〜のより上方に」、「〜の下方に」、「〜の下に」、「〜より下に」、「〜のより下方に」などの用語は、図面に示されているような、ある１つの要素又は構成の他の要素又は構成に対する関係を表現するための記述を容易にするために、本明細書で用いられる。これらの位置に関する相対的な表現は、図面に示された方向の他に、使用時又は動作時における装置（例えばオプトカプラ、パッケージ）の方向（図示された方向とは異なる方向）をも含むことを意図したものである。例えば、仮に図中の装置がひっくり返された場合、他の要素又は構成「より下に」又は「の下に」又は「の下方に」存在するものとして記述された要素は、当該他の要素又は構成「の上方に」又は「の上に」なる。したがって、例えば用語「〜の上に」は、「〜の上に」と「〜の下に」の両方向を含むものである。
本明細書で用いられる場合、例えば「第１の」、「第２の」などの用語は、多くの部材、構成要素、領域、層及び／又は部分を記述するために用いられる。しかしながら、部材、構成要素、領域、層及び／又は部分これらの用語によって定義されるべきでないことは明らかである。これらの用語は、ある部材、構成要素、領域、層又は部分を他の部材、構成要素、領域、層又は部分から区別するためにのみ用いられる。したがって、第１の部材、構成要素、領域、層又は部分と記述されるものは、また、本願発明の範囲からはずれることなく、第２の部材、構成要素、領域、層又は部分として説明され得る。
本願発明のいくつかの実施例は、ＷＬＣＳＰ（ウエハレベルチップスケールパッケージ）導電性バンプ（例えば半田ボール）、回路相互接続部、及び薄膜磁性インダクタを有する基礎シリコン基板を用いた３Ｄ（３次元）マイクロモジュールの設計（製造）方法と、その基礎シリコン基板を構成する個々のシリコンダイ上に実装されたＤＣ／ＤＣコンバータとを含む。また、本願発明のいくつかの実施例は、高スイッチング周波数ＤＣ／ＤＣバックコンバータの設計（製造）方法に関するものである。本願発明の他の実施例は、製造された薄膜磁性インダクタを含む基礎シリコン基板をマイクロモジュールに統合する方法に関するものである。更に本願発明の他の実施例は、フリップチップ製造工程を含む方法に関するものである。その製造工程は、ＤＣ／ＤＣコンバータにおいて用いられる制御ダイを、インダクタを有する基礎シリコン基板に統合する工程を含むことができる。また、その方法は、ＷＬＣＳＰ半田ボールなどを基礎シリコン基板キャリアに設ける工程を含んでも良い。
本願発明のいくつかの実施例は、空間的（スペース）制限のあるポータブル製品のために、非常に薄い形態の要素の構造、集積薄膜磁性インダクタを有する高スイッチング周波数ＤＣ−ＤＣバックコンバータを含む。
本願発明の実施例は、既存の単一チップ及びマイクロモジュールの解決方法に対して多くの利点がある。第１に、本願発明の実施例によるマイクロモジュールは、従来のマイクロモジュールよりも小さくすることができる（例えば、従来のマイクロモジュールに比較して領域又は設置面積を５０％小さくすることができる。また、従来のマイクロモジュールに比較して高さを５０％低くすることができる。）。第２に、本願のマイクロモジュールは、従来の単一チップの解決方法及びマイクロモジュールよりも安価に製造することができる（例えば基板及び製造コストをより低くできる）。第３に、本願発明のいくつかの実施例は、ＥＭＩ（電磁波障害）保護特性を提供し得る（すなわち、電流ループをより小さくすることにより、保護をより容易にする）。
本願発明は、従来技術として知られている例えばバーストコンバータ、バックコンバータ、バックブーストコンバータなどの種々のタイプのスイッチモード電源に用いられ得る。本願発明の一般性を損なうことなく、本願発明の実施例が、図１に示される例示的なバックコンバータ回路により以下に説明される。例示のバックコンバータは、共通グランドＧを基準とする入力電圧ＶＩＮを受け入れるための入力端子Ｖｉ、共通グランドＧを基準とする出力電圧ＶＯＵＴを供給するための出力端子Ｖｏ、入力電圧をフィルタするために入力端子ＶＩＮに平行に結合された入力キャパシタＣＩＮ、及び出力リップル電流をフィルタするために出力端子ＶＯＵＴに平行に結合された出力キャパシタＣＯＵＴを含む。バックコンバータのための出力電圧ＶＯＵＴは入力電圧ＶＩＮよりも小さい。例示のバックコンバータは、スイッチノードＳＷ、スイッチノードＳＷと出力端子Ｖｏとの間に結合された出力インダクタＬＯＵＴ、ノードＳＷと入力端子Ｖｉとの間に結合された第１のスイッチＳ１、ノードＳＷとグランドＧとの間に結合された第２のスイッチＳ２、及びスイッチＳ１及びＳ２のオン／オフ状態を制御する制御部を更に含む。制御部は、一方のスイッチがＯＮ状態のときに他方のスイッチがＯＦＦ状態になるように、スイッチＳ１及びＳ２の各々をオフとオンとの間で周期的に切り替える。第１のスイッチＳ１がオンされたとき、電圧と電力がインダクタＬＯＵＴに供給される。インダクタＬＯＵＴは、エネルギーの一部を蓄積し、エネルギーの一部を出力端子に供給する。第１のスイッチＳ１がオフ状態のとき、第２のスイッチはオンされ、出力インダクタＬＯＵＴは、第２のスイッチを出力端子への放電経路として用いて、蓄積した電力の一部又は全部を出力端子Ｖｏへ放電する。制御部は、ＳＭＰＳ技術として知られる様々なアナログ及びデジタル回路を含んでも良い。これらの詳細は本願発明の一部を構成しない。制御部は、（１）入力端子からの動作電圧を受け入れる、（２）目標値に対する出力電圧ＶＯＵＴを監視する、（３）出力電圧ＶＯＵＴを目標値付近に維持するために第１スイッチＳ１のオン及びオフ状態の相対的な期間を断続的に調整する。他のコンバータ回路は、スイッチノードＳＷの周りのインダクタ及びスイッチの相対的な配置においてバック回路と異なる。例えば、バースト回路においては、インダクタは入力ノードとスイッチノードとの間に結合され、第１のスイッチはスイッチノードと共通グランドとの間に結合され、第２のスイッチはスイッチノードと出力端子との間に結合されている（第２のスイッチは通常、整流器として組み入れられる）。
本願発明による第１の実施例においては、スイッチＳ１及びＳ２と制御部とが半導体ダイに実装され、インダクタＬＯＵＴが個別の構成基板に実装され（当該構成基板は、他の半導体又はシリコンのダイを含んでも良い。）、スイッチ／制御部のダイと構成基板とが一体化される。複数の設定信号Ｃ１、Ｃ２、・・・が、半導体ダイに供給されても良い。このような設定信号が個々の制御信号となるか、又は、シリアルコミュニケーションバスがホストプロセッサから多数の設定信号を供給するようにしても良い。設定信号は、出力電圧のための目標値を設定しても良い。本願発明による他の実施例においては、キャパシタＣＩＮ及びＣＯＵＴのうちの少なくとも１つがインダクタと共に構成基板に実装される。キャパシタＣＩＮ及びＣＯＵＴは、好ましくは、インダクタが配置されている表面とは反対側の基板表面上に実装される。別の実施例においては、キャパシタＣＩＮ及びＣＯＵＴの両方がインダクタの基板上に実装される。本願発明による他の実施例においては、キャパシタＣＩＮ及びＣＯＵＴのうちの少なくとも１つが第２の構成基板（当該構成基板は他の半導体ダイを含んでも良い）に実装され、第１の構成基板と共に形成される。キャパシタＣＩＮ及びＣＯＵＴは、好ましくは、制御部半導体ダイが搭載された側とは反対側の表面に実装される。別の実施例においては、キャパシタＣＩＮ及びＣＯＵＴの両方が第２の構成基板に実装される。スイッチＳ１及びＳ２の各々は、任意の種類のトランジスタから成っても良い。加えて、スイッチＳ２は、例えばｐ−ｎダイオードやショットキーバリア整流器などのいろいろな種類の整流デバイスを更に含んでも良い。低電力（例えば５ワット未満）で低電圧（例えば３．５Ｖ未満）の製品に適用するために、スイッチＳ１はＰＭＯＳトランジスタを含んでも良く、スイッチＳ２はＮＭＯＳトランジスタを含んでも良い。ＰＭＯＳ及びＮＭＯＳトランジスタは、スイッチ端子間の電圧降下を小さくする。これにより、電圧降下による電力消費量が低下するので、高い電力変換効率がもたらされる。ＮＭＯＳ及びＰＭＯＳトランジスタは、従来のＣＭＯＳ技術において制御部と共に実装されても良い。
図２は、インダクタを保持する構成基板１８の上面図である。構成基板１８は、基礎半導体基板すなわち基礎シリコン基板１２と、基板１２の第１の表面に形成された銅コイル１０を有する薄膜磁性インダクタ４０とを含んでも良い。コイル１０は、水平面内に敷設された巻線から成っても良い。図２において、薄膜磁性材料１４は、銅コイル１０のいくつかの部分の下及び上に設けられている。材料１４は、自由空間よりも顕著に大きい透磁率、典型的には１０倍以上大きい透磁率を有する。対照的に、半導体ダイ及び相互接続基板を作るときに用いられる半導体、絶縁層及びほとんどの金属は、自由空間の透磁率と等しいか又はそれよりもわずかに大きい透磁率を有する。絶縁層が、電気的絶縁のために材料１４とコイル１０との間に配置される。また、基板１２は、導電性相互接続バンプを受けとめるために、その第１の表面上に第１組の導電性相互接続パッド３０を含む。当該バンプは、相互接続パッド３０を半導体ダイ（図３−図５に示される）の対応する相互接続パッドに電気的に結合させる。また、基板１２は、ＷＬＣＳＰ導電性相互接続バンプ（図３−図５に示される）を受けとめるために、第１の表面上に配置された第２組の導電性相互接続パッド３２を含む。当該バンプは、相互接続パッド３２をシステム基板の対応する相互接続パッドに電気的に結合させる。図１に示される電力コンバータの各信号が、例示の実装においてどの相互接続パッド３２に対応するのかを示すために、相互接続パッド３２にはそれぞれ符号Ｖｉ、Ｖｏ、Ｇ、Ｃ１及びＣ２が示されている。制御部ダイに結合するための相互接続パッド３０のうちの大部分は、図に示されるように個々の導電性配線を通じて対応する相互接続パッド３２に結合される。相互接続パッド３０の１つは、インダクタを制御部ダイ上のスイッチに結合させるためのものであり、信号符号ＳＷにより示される。
例示の実施例においては、構成基板１８は、ウエハ状態で提供されることができる。構成基板１８のインダクタ及び相互接続パッドは、標準的な半導体製造技術を用いて形成されても良い。これは製造コストを劇的に減少させる。当業者は、過度の実験をすることなく、ブルネットらに付与された米国特許出願公開公報第２００５−０２３３５９３号に開示されている方法を用いてインダクタを形成することができる。
図３は、構成基板１８上に搭載された制御部ダイ２０（又は制御ＩＣ）を含むマイクロモジュール１００の上面図である。マイクロモジュール１００は、ＤＣ／ＤＣコンバータに特に適している。図示されているように、第１組の導電性バンプ２６（破線で示される）は、前述の第１組のパッド３０を経由して制御部ダイ２０を構成基板１８に電気的に結合させる。第２組の導電性バンプ２２は、基板１２上の導電性相互接続パッド３２上に配置されても良く、制御部ダイ２０を囲んでも良い。第１組の導電性バンプ２６及び第２組の導電性バンプ２２は、半田、銅、銀及び／又は金を含む適切な導電性材料を含んでも良い。
図４は、構成基板１８に実装されつつある、バンプ接合される前の制御部ダイ２８を示す図である（制御部ダイ２８は、前述の制御部ダイ２０及び第１組の導電性バンプ２６を含む）。バンプ付き制御部ダイ２８は、個々の相互接続パッド３０に接触している導電性相互接続バンプ２６の露出端部において構成基板１８にフリップチップ実装されても良い。また、図４は、構成基板１８に実装されつつある、個々の相互接続パッド３２上に配置されている第２組の相互接続バンプ２２を示している。図示されているように、第２組の導電性バンプ２２におけるバンプは、バンプ付き制御部ダイ２８よりも高い。第２組の導電性バンプ２２は、Ｓｎ−Ａｇ−Ｃｕ ＷＬＣＳＰタイプの半田バンプ又は他の半田合金を含むことができ、ウエハ状態において基礎シリコン基板１２に設けられても良い。この場合、構成されたマイクロモジュールは、単一のウエハ上に並列に形成され、その後、のこぎりを組み込んだ装置又はその他の切断装置を用いて個々のユニットに個別化されることができる。バンプ２２は、バンプ付き制御部ダイ２８が構成基板１８に実装される前又は後に、構成基板１８に実装されても良い。
図５は、実装処理後における図３に示されるマイクロモジュール１００の側面図である。同図において、第２組の導電性相互接続バンプ２２がダイ２０よりも高いことが示されている。これは、マイクロモジュール１００をチップスケールパッケージ（例えば、ダイ２００及び構成基板１８を包埋するモールド材料のボディがないパッケージ）としてシステム基板にフリップチップ搭載することを可能とする。この場合、マイクロモジュール１００が占める空間は、従来の単一チップによる解決方法又は従来のパッケージによる解決方法よりも顕著に小さくなる。単一チップによる解決方法とは異なり、インダクタコイルの下又は上に交差する導電性ワイヤは必要とされない。なぜなら、ダイ２０が、図２及び図３において「ＳＷ」として示される相互接続パッド３０でインダクタに直接接続されるからである。
フリップチップ実装工程を容易にするために、相互接続バンプ２６は、相互接続バンプ２２の半田よりも融点の高い半田、又は超音波結合金バンプのような超音波結合バンプから成っても良い。これは、リフロー工程（フリップチップ搭載後の工程）の間、マイクロモジュール１００がシステム基板に結合されるときに、構成基板１８上のダイ２０の位置がずれることを防ぐ。腐食及び酸化を最小にするために、アンダーフィル材料のボディ（所定形状のもの）は、マイクロモジュール１００がシステム基板に搭載された後に、マイクロモジュール１００の側部の周囲に配置されても良い。図６を参照すると、マイクロモジュール１００をシステム基板に実装する前に、腐食、酸化及びこれらの構成要素及び相互接続パッドの機械的損傷を最小にするために、アンダーフィル材料のボディ５０が、ダイ２０の１つ又は複数の側部の周囲、及びコイル１０の露出部分及び磁性材料１４の上に配置されても良い。
図７は、バンプ２６の近接配置を除いて、図３及び図５に示される構成に似た構成を有するマイクロモジュール１００’の実施例を含む電気的実装（すなわちシステム）を示す図である。マイクロモジュール１００’は、ＰＣボード１３０又は他の回路基板の上に搭載される。制御部ダイ２０は、半田ボディ１２４のような導電性接着剤を用いてＰＣボード１３０に任意に取り付けられても良い。制御部ダイ２０は、ＰＣボード１３０とシリコン基板１２との間に配置され、個々の相互接続バンプ２６に電気的に結合された導電領域２４を有する。制御部ダイ２０は、インダクタ４０の少なくとも一部分とオーバーラップしており、それによって、小スペースの構成を提供する。この実施例は、構成基板１８が、（１）基礎半導体基板１２とインダクタ４０との間に配置された絶縁層１３、（２）コイル１０の金属配線と磁性材料１４との間及び相互接続パッド３０及び３２と基板１２との間に配置された絶縁材料１５の複数の層、（３）インダクタ４０とパッド３０及び３２のいくつかを結合する電気配線の上方に配置された上部パッシベーション層１６を含む。また、この実施例では、構成基板１８の高さは２８０ミクロン程度であれば良いこと、ダイ２０の高さと相互接続構造２６及び１２４の高さの合計は２２０ミクロン程度であれば良いこと、及びマイクロモジュール１００’の全体の搭載高さは５００ミクロン（０．５ｍｍ）程度であれば良いことが示されている。
上記したマイクロモジュールの実施例においては、キャパシタＣＩＮ及びＣＯＵＴ（図１に示される）は、構成基板に一体化されていない。これらのキャパシタは、ＰＣボード１３０上に配置された表面搭載部品によって設けられても良く、入力供給源と負荷の相互接続容量として内在する（含まれる）キャパシタとして設けられたものでも良い。図８は、キャパシタがマイクロモジュール２００の構成基板１８’に実装されていることを除いて、システム基板１３０上に搭載されたマイクロモジュール２００を含む図７に示される構成と同様の電気的実装（すなわちシステム）を示す図である。詳細には、構成基板１８’は、上記した基板１８の要素を含み、更に、（１）キャパシタＣＯＵＴ及びＣＩＮ（図１に示される）のために基礎シリコン基板１２の上側の下方に形成されたキャパシタ群２３４Ａ及び２３４Ｂ、（２）基礎シリコン基板１２の上面の上方のインダクタ４０、（３）構成基板１８’の前面と背面との間を通過するように形成され、出力端子Ｖｏ及び入力端子Ｖｉのために相互接続パッド３２にそれぞれ電気的に結合されたヴィア２３６Ａ及び２３６Ｂ、及び（４）ヴィア２３６Ａ及び２３６Ｂをキャパシタ群２３４Ａ及び２３４Ｂにそれぞれ電気的に結合させる電気配線２３８Ａ及び２３８Ｂを含む。
キャパシタ群２３４Ａ及び２３４Ｂの各々は、並列に結合されたトレンチ”ＭＯＳ”（金属酸化膜半導体）キャパシタのバンクを含んでも良い。この場合、半導体基板はトレンチＭＯＳキャパシタのためのグランド電極として動作する。構成基板１８’は、次の方法によって作成されても良い。最初にｎ型シリコンウエハ（一般的には１立方センチメートル当たり１×１０１８又はそれ以上の不純物原子がドープされたもの）を用意し、そのウエハの上面に酸化層を形成する酸化処理が施される。当該酸化層は、当該ウエハ（基板１２となるウエハ）の上面にトレンチをエッチング形成するためのマスクとしてフォトリソグラフィーパターン形成される。トレンチは、異方性エッチング（例えば、酸素や水素の臭化物のようなフッ素ベースのガスや側壁パッシベーティングガスを用いたプラズマエッチング）により、ウエハの上面から５０乃至１００ミクロンの深さに形成される。水溶性エッチャントにより、トレンチが洗浄され、ドライ酸素雰囲気内でウエハを９００℃以上に加熱することによりトレンチ内に薄い酸化層を成長させる。それによって、酸化被膜トレンチは導電性物質で満たされる。本来の位置にドープされていたポリシリコン材料がトレンチを満たすことに用いられても良い。堆積されるべきポリシリコンがトレンチの底に到達できるように、トレンチの幅は比較的広く（例えば高さと幅の比が４対５）形成されても良い。堆積後、ポリシリコンは、その導電性を向上させるためにアニール処理されても良い。導電性物質で満たされたトレンチのいくつかは、ヴィア２３６Ａ及び２３６Ｂ（これらはキャパシタ群の外側に示される）を設けるために用いられる。ポリシリコンをアニール処理した後には、ポリシリコンのブランケット層がウエハの上面に残る。ブランケット層は、酸化層と同じ高さにするため又はわずかに窪ませるために化学的エッチングにより除去され得る。キャパシタ群２３４Ａ及び２３４Ｂのための上部（正）電極１７は、ウエハの上面の上に金属層を堆積させ、金属シリサイド処理によりその層を加工し（又は別の金属層を堆積させ）、その金属層をパターンエッチングすることにより形成されても良い。これらのステップにより、キャパシタ群のグランド端子とヴィア２３６との間の背面側配線２３８Ａ及び２３８Ｂを除いてキャパシタ群が形成される。後述されるように、インダクタ４０が形成された後に、背面側配線が形成される。ポリシリコン材料は、トレンチ内に満たされた導電性物質として説明されてきたが、いくつかの金属がシリコンダイオード上に無電解電気めっきされても良く、その金属はトレンチを満たすため且つウエハ上に上側金属層を形成するために電気メッキされても良い。
絶縁層１３は、ウエハの上面を覆って形成されても良く、インダクタ４０は、当該上面に形成されても良い。当業者は、過度の実験をすることなく、ブルネットらに付与された米国特許出願公開公報第２００５−０２３３５９３号に開示されている方法を用いてこれらを形成することができる。これらの工程は、導電性ライザー２３７と相互接続パッド３０及び３２とを形成することを含む。これらの構成要素の形成においては、ヴィア２３６Ａ及び２３６Ｂのトレンチ内に堆積された導電性物質の端部に金属ライザー２３７Ａ及び２３７Ｂを堆積し得るように、ヴィア２３６Ａ及び２３６Ｂの中央部の上方の酸化層１３の所定部分はエッチングにより取り除かれる。これらのライザーは、グランド電位を受け入れる相互接続パッド３２に電気的に結合される。追加的な金属ライザーがキャパシタの正電極１７を入力及び出力電圧を受け入れる相互接続パッド３２に電気的に結合するために用いられても良い。インダクタ４０の形成後、基板の背面をトレンチの底に近付けるために基板の背面が研削される。そして、ヴィア２３６Ａ及び２３６Ｂの上に横たわる背面の部分が、ヴィアトレンチ内の導電性物質（例えばポリシリコン）を露出させるためにエッチングされる。配線２３８Ａ及び２３８Ｂは、ウエハの下面の上方に金属層を堆積させ、シリサイド処理によりその金属を加工し（又はシリサイドの上方に付加的な金属を堆積させ）、その金属層をパターンエッチングすることにより形成されても良い。配線２３８Ａ及び２３８Ｂは、２３４Ａ及び２３４Ｂのトレンチの周囲に配置された半導体材料に電気的に結合される。電気的絶縁層１９は、パターン形成された金属層を覆うようにスピンコートされ、硬化されても良い。そうして、キャパシタは、おおよそ１５個の処理ステップで基板に実装される。
上記した実施例は、入力及び出力キャパシタが構成基板１８’に実装され得るものであるが、必要に応じて、キャパシタのうちの１つのみを実装しても良い。この実施例は、構成基板１８’の高さが１８０ミクロン程度でも良く、ダイ２０の高さと相互接続構造２６及び１２４の高さの合計が２２０ミクロン程度でも良く、マイクロモジュール２００全体の搭載高さが４００ミクロン（０．４ｍｍ）程度でも良いことを示している。
図９は、本願発明の実施例による他のマイクロモジュール３００を示す図である。本実施例では、構成基板１８’’は、制御部ダイ２０の平面寸法とほぼ等しい平面寸法を有する。ダイ２０は、構成基板１８’’の上部に搭載されている。システム基板への電気的接続部は、ダイ２０とは反対の面に形成されている。構成基板１８’’は、上記した構成基板１８’に似ているが、以下の異なる点を有する。（１）ヴィア２３６Ａは、グランドの代わりに入力電圧又は出力電圧を提供する（ヴィア２３６Ｂは、これまでと同様にグランド電位を提供する）。（２）相互接続パッド３０は構成基板１８’’の背面に配置され、相互接続ヴィア２３６Ａ及び２３６Ｂは半導体ダイ２０の個々の電極２４に接続されている。（３）配線２３８Ａは省略されても良く、配線２３８Ｂはキャパシタバンク２３４Ａに延びるように伸長されても良い。（４）キャパシタ群２３４Ａのための電極１７は、ライザー２３７Ａにかぶせるために左方向に伸長されている。（５）ライザー２３７Ｃがヴィア２３６Ａのトレンチの導電性物質（例えばポリシリコン）に接触するために加えられている。（６）絶縁層１５はより厚くなりインダクタを覆っている。（７）パッシベーション層１６は省略されている。（８）ライザー２３７はより高くなっている。（９）より小さい相互接続バンプ３２２が用いられ得るので、パッド３２はより小さく形成されても良い。相互接続バンプ３２２はダイ２０の高さにまで及ぶ必要が無いので、相互接続バンプ２２よりも小さく形成しても良い。制御部ダイ２０は、直接のメタルボンディングにより基板１８’’の個々のパッド３０に電気的に結合されているダイの導電領域２４を経由してシステム基板１３０に電気的に結合された入力及び出力を有することができる。パッド３０は個々のヴィア２３６に電気的に結合され、ヴィア２３６は個々のライザー２３７に電気的に結合され、ライザー２３７は個々のパッド３２に電気的に結合され、パッド３２は個々の相互接続バンプ３２２に電気的に結合され、相互接続バンプ３２２はシステム基板１３０の個々のパッド１３２に電気的に結合されている。制御部ダイ２０の導電領域２４のいくつかは、基板１８’’の個々のパッド３０に結合されることによってインダクタの端子に結合される。パッド３０は個々のヴィア２３６に電気的に結合され、ヴィア２３６は個々のライザー２３７に電気的に結合され、ライザー２３７はコイル１０の個々の端部に電気的に結合されている。構成基板１８’’は、上記変更に見合ういくつかの修正を加えて、基板１８’の製造のための上記の処理フローを用いて製造され得る。このような変更は、パッド３０のためのボンドメタルの設置を含む、シリコン基板１８の背面の層の処理工程における変更を主に含む。
この実施例は、構成基板１８’’の高さが２００ミクロン程度でも良く、ダイ２０の高さが５０ミクロン程度でも良く、マイクロモジュール３００の全体の搭載高さが２５０ミクロン（０．２５ｍｍ）程度でも良いことを示している。ダイ２０と構成基板１８’’との間のダイレクトメタルボンディングに代えて半田相互接続バンプが用いられても良く、この場合、パッケージの厚さは３００ミクロン程度に増加し得る。
マイクロモジュール１００、１００’及び２００は、薄膜インダクタ４０を有する構成基板１８及び１８’と半導体ダイ２０とを組み合わせ、半導体ダイ２０が薄膜インダクタ４０の上方に配置され、当該構成基板上に配置され且つバンプ付き当該ダイの１つ又は複数の側部に近接して配置された複数の相互接続パッド３２上に複数の導電性相互接続バンプ２２を実装することによって製造される。導電性相互接続バンプ２６は、構成基板と半導体とを組み合わせる前に、当該半導体ダイ上又は構成基板１８若しくは１８’のパッド３０上に配置されても良い。導電性相互接続バンプ２２は、当該構成基板と当該ダイとを組み合わせる前又は後に、当該構成基板の導電性相互接続パッド３２上に配置されても良い。２つまたは３つ以上の構成基板が共通の基板上又は共通のウエハ上に設けられても良く、それらが個々の半導体ダイスに実装された後に個別化されても（例えば切り離されても）良い。
マイクロモジュール３００は、薄膜インダクタ４０を有する構成基板１８’’と半導体ダイ２０とを組み合わせ、当該半導体ダイが当該構成基板の第１の表面の上方に配置され、その後、当該構成基板の第２の表面上に配置された複数の相互接続パッド３２上に複数の導電性相互接続バンプ３２２を実装することによって製造されても良い。
本明細書に開示されクレームされたいずれの方法における動作の実行も、他の動作が完了していることを前提とするものではなく、ある動作は他の１つの動作に対するいかなるタイムシーケンス（例えば時間順）においても実行され得ると理解されるべきである。当該実行には、様々な動作の同時実行や割込み実行が含まれ得る（割込み実行は、例えば、２つ又は３つ以上の動作が混在して実行されたときに生じる）。それゆえ、本願の方法クレームが複数の動作を羅列している場合であっても、その方法クレームは、クレームの文言によって別に明記されない限りにおいて（ある動作が他の動作の前又は後であると明示的に述べられている場合など）、クレーム表現中に並べられた動作の順序に制限されず、同時実行や割込み実行を含む上記の可能な順序、及び上記に明示されていないその他の可能な順序を網羅するものと理解され得る。
１つ又は複数の実施例の１つ又は複数の構成は、本願発明の範囲を逸脱することなく、他の１つ又は複数の実施例の１つ又は複数の構成と組み合わせ得る。
各要素の個数は、１つであること又は複数であることを明確に示していない限り、１つ又は複数である。
以上の記載は例示であり、本願発明はこれに制限されるものではない。本願発明の多くの変形が、開示内容に基づいて当業者に明らかになる。したがって、本願発明の範囲は、以上の記載を参照することによって決定されるのではなく、本願のクレームの全範囲又はこれと均等の範囲で、本願のクレームを参照することによって決定されるべきである。

Claims (24)

  1. 薄膜インダクタを含む構成基板と、
    前記構成基板上且つ前記薄膜インダクタの上方に配置されたバンプ付き半導体ダイと、を含むことを特徴とするマイクロモジュール。
  2. 前記バンプ付き半導体ダイは、前記構成基板の第１の領域に配置され、前記マイクロモジュールは、前記構成基板上且つ前記第１の領域の周囲に配置された複数の相互接続パッドを更に含むことを特徴とする請求項１に記載のマイクロモジュール。
  3. 前記構成基板がシリコンから成ることを特徴とする請求項１に記載のマイクロモジュール。
  4. 前記バンプ付き半導体ダイは、前記薄膜インダクタを通過する電流の流れを制御する制御部ダイを含むことを特徴とする請求項１に記載のマイクロモジュール。
  5. 前記バンプ付き半導体ダイは、導電性相互接続バンプによって前記薄膜インダクタの端子に結合された導電領域を含むことを特徴とする請求項１に記載のマイクロモジュール。
  6. 前記薄膜インダクタは、電気巻線と、前記電気巻線の少なくとも一部に近接して配置された磁性材料の層とを含み、前記磁性材料の透磁率は自由空間の透磁率よりも１０倍以上大きいことを特徴とする請求項１に記載のマイクロモジュール。
  7. 前記薄膜インダクタは、前記構成基板の第１の表面に配置され、前記バンプ付き半導体ダイは、前記構成基板の前記第１の表面に搭載され、前記構成基板は、前記構成基板の第２の表面の少なくとも一部分に配置された少なくとも１つの端子を有する少なくとも１つのキャパシタを更に含むことを特徴とする請求項１に記載のマイクロモジュール。
  8. 前記構成基板は、ドープされた半導体基板を更に含み、前記少なくとも１つのキャパシタは、前記構成基板の前記第２の表面に形成された少なくとも１つのトレンチキャパシタを含むことを特徴とする請求項７に記載のマイクロモジュール。
  9. 前記構成基板は、前記第１の表面と前記第２の表面との間に配置されたヴィアを更に含み、前記少なくとも１つのキャパシタの少なくとも１つの端子は、前記ヴィアに電気的に結合されていることを特徴とする請求項７に記載のマイクロモジュール。
  10. 前記構成基板は、
    第１の領域を有する第１の表面と、
    前記第１の領域内に設けられ且つ前記バンプ付き半導体ダイが取り付けられる第１の複数の相互接続パッドと、
    前記構成基板の前記第１の表面上且つ前記第１の領域の周囲に配置された第２の複数の相互接続パッドと、
    前記第１の複数の相互接続パッドのうちの１つのパッドを前記第２の複数の相互接続パッドのうちの１つのパッドに電気的に結合させる少なくとも１つの電気配線と、を含むことを特徴とする請求項１に記載のマイクロモジュール。
  11. システム基板と、前記システム基板に搭載された請求項２に記載のマイクロモジュールと、を含み、前記バンプ付き半導体ダイが前記構成基板と前記システム基板との間に配置されていることを特徴とする電気機器。
  12. 前記バンプ付き半導体ダイの表面が、前記システム基板の導電性パッドに電気的に結合されていることを特徴とする請求項１１に記載の電気機器。
  13. 第１の表面と、第２の表面と、薄膜インダクタと、前記第１の表面と前記第２の表面との間に設けられた複数のヴィアと、を含む構成基板と、
    少なくとも２つのパッドが個々の前記ヴィアに電気的に結合され且つ前記構成基板の前記第１の表面上に配置された第１の複数の相互接続パッドと、
    少なくとも２つのパッドが個々の前記ヴィアに電気的に結合され且つ前記構成基板の前記第２の表面上に配置された第２の複数の相互接続パッドと、
    前記構成基板の前記第１の表面上に配置され且つ前記第１の複数の相互接続パッドに電気的に結合された半導体ダイと、を含むことを特徴とするマイクロモジュール。
  14. 前記薄膜インダクタが、前記構成基板の前記第２の表面に配置されていることを特徴とする請求項１３に記載のマイクロモジュール。
  15. 前記構成基板がシリコンから成ることを特徴とする請求項１３に記載のマイクロモジュール。
  16. 前記半導体ダイが、前記薄膜インダクタを通過する電流の流れを制御する制御部ダイを含むことを特徴とする請求項１３に記載のマイクロモジュール。
  17. 前記半導体ダイが、前記薄膜インダクタの端子に結合された導電領域を含むことを特徴とする請求項１３に記載のマイクロモジュール。
  18. 前記薄膜インダクタは、電気巻線と、前記電気巻線の少なくとも一部に近接して配置された磁性材料の層とを含み、前記磁性材料の透磁率は自由空間の透磁率よりも１０倍以上大きいことを特徴とする請求項１３に記載のマイクロモジュール。
  19. 前記薄膜インダクタは、前記構成基板の第２の表面に配置され、前記構成基板は、前記構成基板の前記第１の表面の少なくとも一部分に配置された端子を有するキャパシタを更に含むことを特徴とする請求項１３に記載のマイクロモジュール。
  20. 前記構成基板は、ドープされた半導体基板を更に含み、前記キャパシタは、前記構成基板の前記第１の表面に形成された少なくとも１つのトレンチキャパシタを含むことを特徴とする請求項１９に記載のマイクロモジュール。
  21. 前記キャパシタの端子は、前記半導体ダイに向けられ且つ前記半導体ダイに電気的に結合されていることを特徴とする請求項１９に記載のマイクロモジュール。
  22. システム基板と、前記システム基板に搭載された請求項１３に記載のマイクロモジュールと、を含み、前記構成基板が前記半導体ダイと前記システム基板との間に配置されていることを特徴とする電気機器。
  23. 薄膜インダクタと半導体ダイとを共に含み且つ前記半導体ダイが前記薄膜インダクタの上方に配置された構成基板を作成するステップと、
    前記構成基板上に配置され且つ前記バンプ付き半導体ダイの1つ又は複数の側部に近接して配置された複数の相互接続パッド上に導電性相互接続バンプを形成するステップと、を含むことを特徴とするマイクロモジュールの製造方法。
  24. 薄膜インダクタと半導体ダイとを共に含み且つ前記半導体ダイが構成ダイの第1の表面の上方に配置された構成基板を作成するステップと、
    前記構成基板の第２の表面上に配置された複数の相互接続パッド上に複数の導電性相互接続バンプを形成するステップと、を含むことを特徴とするマイクロモジュールの製造方法。
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