CN104979329B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件，通过穿层导电互连件实现第一半导体器件层与第二半导体器件层间的互连，可以降低因互连结构引起的RC延迟与寄生电容，提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，使用了上述半导体器件，因而也具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在很多应用中，例如，与图像信号处理器(ISP)堆叠的背面照光传感器(BSI)、射频前端模块片上系统(RF FEM SOC)、3D集成的手机非易失存储器(NVM)片上系统等，氧化物融合晶圆到晶圆键合是用于堆叠晶片形成3DIC的最重要且可行的方式之一。
传统的晶片间的互连是通过两个硅通孔(TSV)垂直地连接堆叠的晶片中的每一个晶片(具体地，连接晶片上的合适的互连金属层)，再通过一个横向导电互连件连接两个硅通孔。采用这一方法互连的半导体器件的结构如图1所示，包括堆叠的第一晶片100和第二晶片200，其中第一晶片100和第二晶片200通过包括垂直的第一硅通孔1011、第二硅通孔1012以及与第一硅通孔1011、第二硅通孔1012相连的横向导电互连件1013的互连结构实现互连。
由于第一硅通孔1011与第二硅通孔1012均比较长且分别经过不同的过孔(Via)，因此导致被互连的两个晶片之间以及器件之间容易出现寄生问题，例如，额外的RC延迟与寄生电容，而这严重限制了氧化物融合晶圆到晶圆键合技术在3DIC中的应用。
为解决现有技术中的上述因互连结构引起的RC延迟与寄生电容问题，有必要提出一种新的半导体器件及其制造方法和电子装置。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置，该半导体器件可以降低因互连结构引起的RC延迟与寄生电容。
本发明的一个实施例提供一种半导体器件，包括：第一半导体器件层，其中所述第一半导体器件层内形成有第一PN结与第一沟槽绝缘体，所述第一半导体器件层的第一表面被第一介电质层所覆盖、与所述第一表面相对的第二表面被第二介电质层所覆盖，并且所述第一介电质层内形成有第一横向导电连接件；第二半导体器件层，其中所述第二半导体器件层内形成有第二PN结，所述第二半导体器件层的第一表面被第三介电质层所覆盖，并且，所述第三介电质层内形成有第二横向导电连接件，所述第三介电质层与所述第一介电质层相粘接；还包括至少穿过所述第一介电质层的一部分并嵌入所述第三介电质层的穿层垂直导电互连件，其中所述穿层垂直导电互连件的位于所述第一介电质层内的第一底部与所述第一横向导电连接件相连接，位于所述第三介电质层内的第二底部与所述第二横向导电连接件相连接。
可选地，所述穿层垂直导电互连件还穿过所述第一半导体器件层，并且所述穿层垂直导电互连件的水平侧面分层被所述第一沟槽绝缘体、所述第一介电质层和所述第三介电质层所绝缘。
可选地，所述第一半导体器件层和所述第二半导体器件层的材料包括单晶硅，所述第一沟槽绝缘体、所述第一介电质层、所述第二介电质层和所述第三介电质层包括含硅介电质材料。
可选地，位于所述第一半导体器件层内的多个所述第一PN结构成第一场效应晶体管，所述第一场效应晶体管的侧向被所述第一沟槽绝缘体所绝缘。
可选地，位于所述第二半导体器件层内的多个第二PN结构成第二场效应晶体管，所述第二场效应晶体管的侧向被位于所述第二半导体器件层内的第二沟槽绝缘体所绝缘。
可选地，所述穿层垂直导电互连件的侧面具有互连件侧面导电金属扩散阻挡层。
可选地，所述穿层垂直导电互连件的材料包括铜或钨。
可选地，所述第一横向导电连接件的面向所述第一半导体器件层的所述第一表面的表面上形成有第一导电刻蚀阻挡层。
可选地，所述第二横向导电连接件的面向所述第一半导体器件层的所述第一表面的表面上形成有第二导电刻蚀阻挡层。
可选地，所述第一横向导电连接件的材料包括铝，和/或，所述第二横向导电连接件的材料包括铝。
本发明的另一个实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供第一半导体器件层与第二半导体器件层，形成位于所述第一半导体器件层内的第一沟槽绝缘体和第一PN结、位于所述第一半导体器件层的第一表面上的第一介电质层以及位于所述第一介电质层内的第一横向导电连接件，并形成位于所述第二半导体器件层内的第二沟槽绝缘体和第二PN结、位于所述第二半导体器件层的第一表面上的第三介电质层以及位于所述第三介电质层内的第二横向导电连接件；
步骤S102：通过晶圆键合工艺将所述第三介电质层与所述第一介电质层相粘接；
步骤S103：从所述第一半导体器件层的与其第一表面相对的第二表面进行刻蚀以形成穿层垂直导电互连沟槽，其中所述穿层垂直导电互连沟槽穿透所述第一沟槽绝缘体、所述第一介电质层与所述第三介电质层并暴露出至少一部分所述第一横向导电连接件与至少一部分所述第二横向导电连接件；
步骤S104：形成覆盖所述穿层垂直导电互连沟槽的侧壁和底部的导电金属扩散阻挡层；
步骤S105：用垂直导电互连材料填充所述穿层垂直导电互连沟槽，以形成连接所述第一横向导电连接件和所述第二横向导电连接件的穿层导电互连件。
可选地，在所述步骤S103中，所述穿层垂直导电互连沟槽的底部的一部分位于所述第一横向导电连接件上，另一部分位于所述第二横向导电连接件上。
可选地，在所述步骤S101中，还在所述第一半导体器件层与所述第一介电质层内形成第一场效应晶体管。
可选地，在所述步骤S101中，还在所述第二半导体器件层与所述第三介电质层内形成第二场效应晶体管。
可选地，在所述步骤S101中，还在所述第一横向导电连接件的面向所述第一半导体器件层的所述第一表面的表面上形成第一导电刻蚀阻挡层。
可选地，在所述步骤S101中，还在所述第二横向导电连接件的面向所述第一半导体器件层的所述第一表面的表面上形成第二导电刻蚀阻挡层。
可选地，在所述步骤S105中，用垂直导电互连材料填充所述穿层垂直导电互连沟槽的方法包括金属电镀。
可选地，在所述步骤S104与所述步骤S105之间还包括步骤S1045：在所述穿层垂直导电互连沟槽的侧壁和底部形成电镀种子导电种子膜。
可选地，在所述步骤S105之后还包括步骤S106：
从所述第一半导体器件层的与其第一表面相对的第二表面进行刻蚀，将所述穿层导电互连件高于所述第一横向导电连接件的部分去除掉一部分。
本发明的再一个实施例提供一种电子装置，包括电子组件以及与所述电子组件电连接的半导体器件，其中所述半导体器件为如上所述的半导体器件。
本发明的半导体器件，通过穿层导电互连件实现第一半导体器件层与第二半导体器件层间的互连，可以降低因互连结构引起的RC延迟与寄生电容，提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，使用了上述半导体器件，因而也具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有的一种半导体器件的结构的剖视图；
图2为本发明的一个实施例的半导体器件的一种剖视图；
图3为本发明的一个实施例的半导体器件的另一种剖视图；
图4A至4D为本发明的另一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图5为本发明的另一个实施例的一种半导体器件的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件，包括两个晶片(分别对应第一半导体器件层100与第二半导体器件层200)，该两个晶片间的互连通过穿层导电互连件而非包括两个硅通孔与一个横向导电互连件的互连结构来实现，可以降低因互连结构引起的RC延迟与寄生电容，从而提高半导体器件的性能。该半导体器件，可以为3DIC，可以为其他集成电路，还可以为集成电路中间产品。
下面，参照图2来描述本发明实施例提出的半导体器件的一种结构。其中，图2为本发明实施例的半导体器件的结构的一种剖视图。
如图1所示，本实施例的半导体器件包括第一半导体器件层100和第二半导体器件层200，二者分别对应第一晶片与第二晶片。
其中，所述第一半导体器件层100内含有第一PN结105，含有第一沟槽绝缘体106。所述第一半导体器件层100的第一表面由第一介电质层101所覆盖，所述第一半导体器件层100的与所述第一表面相对的第二表面由第二介电质层102所覆盖。并且，所述第一介电质层101内含有第一横向导电连接件107。
所述第二半导体器件层200内含有至少一个第二PN结108。所述第二半导体器件层200的第一表面由第三介电质层103所覆盖。所述第三介电质层103含有第二横向导电连接件109。
其中，所述第三介电质层103与所述第一介电质层101相粘接。
该半导体器件还包括穿过第一半导体器件层100和第一介电质层101并嵌入第三介电质层103的穿层垂直导电互连件104，如图2所示。其中，所述穿层垂直导电互连件104的水平侧面分层被第一层沟槽绝缘体106、第一介电质层101和第三介电质层103所绝缘，并且，所述穿层垂直导电互连件104位于第一介电质层101内的第一底部与第一横向导电连接件107相连接，位于第三介电质层103内的第二底部与第二横向导电连接件109相连接。
在一个实例中，穿层垂直导电互连件104不仅穿过第一半导体器件层100和第一介电质层101并嵌入第三介电质层103，还穿过第二介电质层102，如图2所示。穿层垂直导电互连件104的水平侧面分层被第二介电质层102、第一层沟槽绝缘体106、第一介电质层101和第三介电质层103所绝缘。穿层垂直导电互连件104的顶端高于第一半导体器件层100。
在一个实例中，所述第一半导体器件层100和第二半导体器件层200均为单晶硅。第一沟槽绝缘体106、第一介电质层101、第二介电质层102和第三介电质层103均可以由含硅介电质材料构成。
在本实施例中，位于所述第一半导体器件层100内的多个第一PN结105构成第一场效应晶体管201。示例性地，该第一场效应晶体管201的侧向被第一沟槽绝缘体106所绝缘。
位于所述第二半导体器件层200内的多个第二PN结108构成第二场效应晶体管202。该第二场效应晶体管202的侧向被位于第二半导体器件层200内的第二沟槽绝缘体110所绝缘。
在一个实例中，所述穿层垂直导电互连件104的侧面(具体地，与介电质接触的水平侧面)具有互连件侧面导电金属扩散阻挡层1041，如图2所示。其中，导电金属扩散阻挡层1041可以为氮化钽或其他材料。
其中，所述穿层垂直导电互连件104可以由铜或钨构成。
在一个实例中，所述第一横向导电连接件107面向第一半导体器件层100的第一表面的表面上形成有第一导电刻蚀阻挡层1071。其中，第一导电刻蚀阻挡层1071可以为氮化钽或其他材料。
在一个实例中，所述第二横向导电连接件109面向第一半导体器件层100的第一表面的表面上形成有第二导电刻蚀阻挡层1091。其中，第二导电刻蚀阻挡层1091可以为氮化钽或其他材料。
其中，所述第一横向导电连接件107可以由铝构成。所述第二横向导电连接件109可以由铝构成。
在图2所示的半导体器件中，第一半导体器件层100与第二半导体器件层200之间通过穿层导电互连件104实现互连，与图1所示的采用两个硅通孔1011、1012以及与两个硅通孔均相连的横向导电互连件1013构成的互连结构实现互连的方案相比，可以降低因互连结构引起的RC延迟与寄生电容，从而可以提高半导体器件的性能。
此外，图3示出了本实施例的半导体器件的另一种结构。该半导体器件的结构与图2所示的结构基本相同，其不同之处在于，在图3所示的结构中，穿层垂直导电互连件104’仅穿过第一介电质层101并嵌入第三介电质层103，如图2所示。穿层垂直导电互连件104’的水平侧面分层被第一介电质层101和第三介电质层103所绝缘。穿层垂直导电互连件104’的顶端位于第一介电质层101内，低于第一半导体器件层100，如图3所示。其中，穿层垂直导电互连件104’的上方可以为绝缘材料或导电材料。
在图3所示的结构中，穿层垂直导电互连件104’比图2所示的结构中的穿层垂直导电互连件104更短，有利于降低天线作用。
除上述图2与图3所示的结构外，本实施例的半导体器件中的穿层垂直导电互连件还可以采用其他结构，例如，穿层垂直导电互连件的顶端位于第一半导体器件层101内，在此并不进行限定。
本发明实施例的半导体器件，通过穿层导电互连件实现第一半导体器件层100与第二半导体器件层200之间的互连，与采用两个硅通孔1011、1012以及与两个硅通孔均相连的横向导电互连件1013构成的互连结构来实现第一半导体器件层与第二半导体器件层之间的互连的方案相比，可以降低因互连结构引起的RC延迟与寄生电容，从而可以提高半导体器件的性能。
本发明实施例的半导体器件，除包括第一组晶体管201、第二组晶体管202外，还可以包括互连结构203以及图2和图3中未示出的其他部件，例如其他晶体管、MEMS器件、集成无源器件(IPD)等，此处不再赘述。关于互连结构203以及其他部件的具体结构等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。
实施例二
下面，参照图4A至图4D以及图5来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图4A至4D为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图5为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
本实施例的半导体器件的制造方法，用于制造实施例一所述的半导体器件，具体包括如下步骤：
步骤A1：提供第一半导体器件层100，在第一半导体器件层100内形成第一沟槽绝缘体106和第一PN结105。
步骤A2：在所述第一半导体器件层100的第一表面上形成第一介电质层101和位于第一介电质层101内的第一横向导电连接件107。
其中，第一介电质层101可以包括多层介电质层，该第一横向导电连接件107位于该多层介电质层中相邻的不同介电质层之间。
在步骤A2中还可以包括：在所述第一半导体器件层100的与第一表面相对的第二表面上形成第二介电质层102。
此外，在步骤A2中还可以包括：在第一横向导电连接件107的面向第一半导体器件层101的第一表面的表面上形成第一导电刻蚀阻挡层1071。第一导电刻蚀阻挡层1071位于第一介电质层101内。
步骤A3：提供第二半导体器件层200，在第二半导体器件层200内形成第二沟槽绝缘体110和第二PN结108。
步骤A4：在所述第二半导体器件层200的第一表面上形成第三介电质层103和位于所述第三介电质层103内的第二横向导电连接件109。
其中，第三介电质层103可以包括多层介电质层，该第二横向导电连接件109位于该多层介电质层中相邻的不同介电质层之间。
在步骤A4中还可以包括：在第二横向导电连接件109的面向第一半导体器件层101的第一表面的表面上形成第二导电刻蚀阻挡层1091。第二导电刻蚀阻挡层1091位于第三介电质层103内。
步骤A5：通过晶圆键合工艺将第三介电质层103与第一介电质层101相粘接。
步骤A6：通过第一半导体器件层101的与其第一表面相对的第二表面进行刻蚀，形成穿层垂直导电互连沟槽1040，其中，穿层垂直导电互连沟槽1040穿透位于第一半导体器件层100内的第一沟槽绝缘体106，部分穿透第一介电质层101并停止在第一横向导电连接件107上，部分穿透第三介电质层103并停止在第二横向导电连接件109上。
也就是说，所述穿层垂直导电互连沟槽1040穿透所述第一沟槽绝缘体106、所述第一介电质层101与所述第三介电质层103并暴露出至少一部分所述第一横向导电连接件107与至少一部分所述第二横向导电连接件109。
示例性地，所述穿层垂直导电互连沟槽1040的底部的一部分(也称第一底部)位于所述第一横向导电连接件107上，另一部分(也称第二底部)位于所述第二横向导电连接件109上，如图4A所示。
经过步骤A1至步骤A6，形成的结构如图4A所示。
其中，在步骤A1和A2中还可以进一步包括：在第一半导体器件层100和第一介电质层101内形成第一场效应晶体管201。示例性地，第一场效应晶体管201包括第一PN结105，如图4A所示。
在步骤A3和A4中还可以进一步包括：在第二半导体器件层200和第三介电质层103内形成第二场效应晶体管202。示例性地，第二场效应晶体管202包括第二PN结108，如图4A所示。
在一个实例中，第一半导体器件层100和第二半导体器件层200均为单晶硅。第一沟槽绝缘体106、第一介电质层101、第二介电质层102和第三介电质层103均由含硅介电质材料构成。
步骤A7：形成覆盖所述穿层垂直导电互连沟槽1040的侧壁和底部的导电金属扩散阻挡层1041，如图4B所示。
其中，导电金属扩散阻挡层1041分别与第一横向导电连接件107和第二横向导电连接件109相连接，如图4B所示。可选地，导电金属扩散阻挡层1041还同时覆盖第一半导体器件层100的第二表面或覆盖位于第一半导体器件层100的第二表面之上的介电质层，如图4B所示。
其中，导电金属扩散阻挡层1041可以为氮化钽或其他材料。
步骤A8：用垂直导电互连材料填充所述穿层垂直导电互连沟槽1040，形成连接第一横向导电连接件107和第二横向导电连接件109的穿层导电互连件104，如图4C所示。
其中，垂直导电互连材料可以为铜或钨。用垂直导电互连材料填充穿层垂直导电互连沟槽1040形成穿层导电互连件104的方法可以为金属电镀或其他合适的方法。
在本实施例中，在步骤A7与步骤A8之间，即，在形成第一导电刻蚀阻挡层1041的步骤之后、在形成穿层导电互连件104的步骤之前，还可以包括在穿层垂直导电互连沟槽1040的侧壁和底部形成电镀种子导电种子膜(图中未示出)的步骤。示例性地，电镀种子导电种子膜的材料为铜，形成电镀种子导电种子膜的方法为PVD(物理气相沉积)。
在步骤A8之后还可以包括步骤A9：从第一半导体器件层101的与其第一表面相对的第二表面进行刻蚀，将穿层导电互连件104高于所述第一横向导电连接件的部分去除掉一部分，形成刻蚀后的穿层导电互连件104’，如图4D所示。
经过步骤A9形成的穿层垂直导电互连件104’仅穿过第一介电质层101并嵌入第三介电质层103，如图4D所示。穿层垂直导电互连件104’的水平侧面分层被第一介电质层101和第三介电质层103所绝缘。穿层垂直导电互连件104’的顶端位于第一介电质层101内，低于第一半导体器件层100，如图4D所示。
在图4D所示的结构中，穿层垂直导电互连件104’比图4C所示的结构中的穿层垂直导电互连件104更短，有利于降低天线作用。在本实施例中，也可以省略步骤A9。
除上述图4C与图4D所示的结构外，本实施例的半导体器件中的穿层垂直导电互连件还可以采用其他结构，例如：穿层垂直导电互连件的顶端位于第一半导体器件层101内，在此并不进行限定。
此外，在后续步骤中，可以在穿层导电互连件104’上方的沟槽内形成绝缘材料或导电材料。
至此，完成了本实施例的半导体器件的制造方法的相关步骤的介绍，后续还可以包括形成其他组件的步骤，此处不再赘述。
在本实施例的各步骤中，除形成包括第一组晶体管201、第二组晶体管202在内的部件外，还可以形成图4C和图4D中未示出的其他部件，例如其他晶体管、MEMS器件、集成无源器件(IPD)等，此处不再赘述。关于其他部件的具体结构以及形成方法等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。
根据本实施例的半导体器件的制造方法制备的半导体器件，通过穿层导电互连件实现第一半导体器件层100与第二半导体器件层200之间的互连，与采用两个硅通孔1011、1012以及与两个硅通孔均相连的横向导电互连件1013构成的互连结构来实现第一半导体器件层与第二半导体器件层之间的互连的方案相比，可以降低因互连结构引起的RC延迟与寄生电容，从而可以提高半导体器件的性能。
图5示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。
在步骤S101中，提供第一半导体器件层与第二半导体器件层，形成位于所述第一半导体器件层内的第一沟槽绝缘体和第一PN结、位于所述第一半导体器件层的第一表面上的第一介电质层以及位于所述第一介电质层内的第一横向导电连接件，并形成位于所述第二半导体器件层内的第二沟槽绝缘体和第二PN结、位于所述第二半导体器件层的第一表面上的第三介电质层以及位于所述第三介电质层内的第二横向导电连接件；
在步骤S102中，通过晶圆键合工艺将所述第三介电质层与所述第一介电质层相粘接；
在步骤S103中，从所述第一半导体器件层的与所述第一表面相对的第二表面进行刻蚀以形成穿层垂直导电互连沟槽，其中所述穿层垂直导电互连沟槽穿透所述第一沟槽绝缘体、所述第一介电质层与所述第三介电质层并暴露出至少一部分所述第一横向导电连接件与至少一部分所述第二横向导电连接件；
在步骤S104中，形成覆盖所述穿层垂直导电互连沟槽的侧壁和底部的导电金属扩散阻挡层；
在步骤S105中，用垂直导电互连材料填充所述穿层垂直导电互连沟槽，以形成连接所述第一横向导电连接件和所述第二横向导电连接件的穿层导电互连件。
实施例三
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件为实施例一所述的半导体器件，或根据实施例二所述的半导体器件的制造方法制造的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。其中，该电子组件可以为任何可行的组件，在此并不进行限定。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (19)

1.一种半导体器件，其特征在于，包括：
第一半导体器件层，其中所述第一半导体器件层内形成有第一PN结与第一沟槽绝缘体，所述第一半导体器件层的第一表面被第一介电质层所覆盖、与所述第一表面相对的第二表面被第二介电质层所覆盖，并且所述第一介电质层内形成有第一横向导电连接件；
第二半导体器件层，其中所述第二半导体器件层内形成有第二PN结，所述第二半导体器件层的第一表面被第三介电质层所覆盖，并且，所述第三介电质层内形成有第二横向导电连接件，所述第三介电质层与所述第一介电质层相粘接；
还包括穿过所述第一介电质层的一部分并嵌入所述第三介电质层的穿层垂直导电互连件，所述穿层垂直导电互连件的顶端位于所述第一介电质层内，所述穿层垂直导电互连件的水平侧面分层被所述第一介电质层和所述第三介电质层所绝缘；
其中所述穿层垂直导电互连件的位于所述第一介电质层内的第一底部与所述第一横向导电连接件相连接，位于所述第三介电质层内的第二底部与所述第二横向导电连接件相连接。
2.如权利要求1所述的半导体器件，其特征在于，所述第一半导体器件层和所述第二半导体器件层的材料包括单晶硅，所述第一沟槽绝缘体、所述第一介电质层、所述第二介电质层和所述第三介电质层包括含硅介电质材料。
3.如权利要求1所述的半导体器件，其特征在于，位于所述第一半导体器件层内的多个所述第一PN结构成第一场效应晶体管，所述第一场效应晶体管的侧向被所述第一沟槽绝缘体所绝缘。
4.如权利要求1所述的半导体器件，其特征在于，位于所述第二半导体器件层内的多个第二PN结构成第二场效应晶体管，所述第二场效应晶体管的侧向被位于所述第二半导体器件层内的第二沟槽绝缘体所绝缘。
5.如权利要求1所述的半导体器件，其特征在于，所述穿层垂直导电互连件的侧面具有互连件侧面导电金属扩散阻挡层。
6.如权利要求1所述的半导体器件，其特征在于，所述穿层垂直导电互连件的材料包括铜或钨。
7.如权利要求1所述的半导体器件，其特征在于，所述第一横向导电连接件的面向所述第一半导体器件层的所述第一表面的表面上形成有第一导电刻蚀阻挡层。
8.如权利要求1所述的半导体器件，其特征在于，所述第二横向导电连接件的面向所述第一半导体器件层的所述第一表面的表面上形成有第二导电刻蚀阻挡层。
9.如权利要求1所述的半导体器件，其特征在于，所述第一横向导电连接件的材料包括铝，和/或，所述第二横向导电连接件的材料包括铝。
10.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供第一半导体器件层与第二半导体器件层，形成位于所述第一半导体器件层内的第一沟槽绝缘体和第一PN结、位于所述第一半导体器件层的第一表面上的第一介电质层以及位于所述第一介电质层内的第一横向导电连接件，并形成位于所述第二半导体器件层内的第二沟槽绝缘体和第二PN结、位于所述第二半导体器件层的第一表面上的第三介电质层以及位于所述第三介电质层内的第二横向导电连接件；
步骤S102：通过晶圆键合工艺将所述第三介电质层与所述第一介电质层相粘接；
步骤S103：从所述第一半导体器件层的与其第一表面相对的第二表面进行刻蚀以形成穿层垂直导电互连沟槽，其中所述穿层垂直导电互连沟槽穿透所述第一沟槽绝缘体、所述第一介电质层与所述第三介电质层并暴露出至少一部分所述第一横向导电连接件与至少一部分所述第二横向导电连接件；
步骤S104：形成覆盖所述穿层垂直导电互连沟槽的侧壁和底部的导电金属扩散阻挡层；
步骤S105：用垂直导电互连材料填充所述穿层垂直导电互连沟槽，以形成连接所述第一横向导电连接件和所述第二横向导电连接件的穿层导电互连件，所述穿层垂直导电互连件穿过所述第一介电质层的一部分并嵌入所述第三介电质层，所述穿层垂直导电互连件的顶端位于所述第一介电质层内，所述穿层垂直导电互连件的水平侧面分层被所述第一介电质层和所述第三介电质层所绝缘。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，
在所述步骤S103中，所述穿层垂直导电互连沟槽的底部的一部分位于所述第一横向导电连接件上，另一部分位于所述第二横向导电连接件上。
12.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，还在所述第一半导体器件层与所述第一介电质层内形成第一场效应晶体管。
13.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，还在所述第二半导体器件层与所述第三介电质层内形成第二场效应晶体管。
14.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，还在所述第一横向导电连接件的面向所述第一半导体器件层的所述第一表面的表面上形成第一导电刻蚀阻挡层。
15.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，还在所述第二横向导电连接件的面向所述第一半导体器件层的所述第一表面的表面上形成第二导电刻蚀阻挡层。
16.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，用垂直导电互连材料填充所述穿层垂直导电互连沟槽的方法包括金属电镀。
17.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S104与所述步骤S105之间还包括步骤S1045：
在所述穿层垂直导电互连沟槽的侧壁和底部形成电镀种子导电种子膜。
18.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：
从所述第一半导体器件层的与其第一表面相对的第二表面进行刻蚀，将所述穿层导电互连件高于所述第一横向导电连接件的部分去除掉一部分。
19.一种电子装置，其特征在于，包括电子组件以及与所述电子组件电连接的半导体器件，其中所述半导体器件包括：
第一半导体器件层，其中所述第一半导体器件层内形成有第一PN结与第一沟槽绝缘体，所述第一半导体器件层的第一表面被第一介电质层所覆盖、与所述第一表面相对的第二表面被第二介电质层所覆盖，并且所述第一介电质层内形成有第一横向导电连接件；
第二半导体器件层，其中所述第二半导体器件层内形成有第二PN结，所述第二半导体器件层的第一表面被第三介电质层所覆盖，并且，所述第三介电质层内形成有第二横向导电连接件，所述第三介电质层与所述第一介电质层相粘接；
还包括穿过所述第一介电质层的一部分并嵌入所述第三介电质层的穿层垂直导电互连件，所述穿层垂直导电互连件的顶端位于所述第一介电质层内，所述穿层垂直导电互连件的水平侧面分层被所述第一介电质层和所述第三介电质层所绝缘，其中所述穿层垂直导电互连件的位于所述第一介电质层内的第一底部与所述第一横向导电连接件相连接，位于所述第三介电质层内的第二底部与所述第二横向导电连接件相连接。
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