JP5956736B2 - 積層型半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 205
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims description 297
- 229910052751 metal Inorganic materials 0.000 claims description 92
- 239000002184 metal Substances 0.000 claims description 92
- 239000012535 impurity Substances 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 61
- 238000009792 diffusion process Methods 0.000 claims description 60
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000010408 film Substances 0.000 description 113
- 239000010410 layer Substances 0.000 description 101
- 238000010586 diagram Methods 0.000 description 60
- 230000015572 biosynthetic process Effects 0.000 description 42
- 108091006146 Channels Proteins 0.000 description 34
- 239000011229 interlayer Substances 0.000 description 19
- 238000002955 isolation Methods 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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Description
第2の基板内に形成され、前記第1のゲートと対向して接合された第2のゲートと、該第2のゲートよりも上層に形成された第3及び第4の不純物拡散領域とを有する第2の半導体素子と、
前記第1の基板内であって、前記第1及び第2の不純物拡散領域よりも下層に設けられた第1の埋め込み酸化膜層と、
前記第2の基板内であって、前記第3及び第4の不純物拡散領域よりも上層に設けられた第2の埋め込み酸化膜層と、
前記第1の基板内であって、前記第1の埋め込み酸化膜層の下側表面上に設けられ、接地電位とされた支持基板と、
前記第2の埋め込み酸化膜層の上側表面上に設けられ、前記第1の半導体素子及び前記第2の半導体素子に接続された電極と、を有することを特徴とする。
第2の基板内に形成されるとともに、第2の金属配線が表面に形成され、該第2の金属配線が前記第1の金属配線と対向して接合された第2のゲートと、該第2のゲートよりも上層に形成された第3及び第4の不純物拡散領域とを有する第2の半導体素子と、
前記第1の基板内であって、前記第1及び第2の不純物拡散領域よりも下層に設けられた第1の埋め込み酸化膜層と、
前記第2の基板内であって、前記第3及び第4の不純物拡散領域よりも上層に設けられた第2の埋め込み酸化膜層と、
前記第1の基板内であって、前記第1の埋め込み酸化膜層の下側表面上に設けられ、接地電位とされた支持基板と、
前記第2の埋め込み酸化膜層の上側表面上に設けられ、前記第1の半導体素子及び前記第2の半導体素子に接続された電極と、を有することを特徴とする。
前記第2の半導体素子はNチャネルMOSトランジスタであり、
前記NチャネルMOSトランジスタ及び前記PチャネルMOSトランジスタのドレイン同士が接続されたCMOSであってもよい。
前記第1の活性層上に、第1のゲート酸化膜及び第1の絶縁膜で周囲を囲まれた第1のゲートを形成し、第1の半導体素子を形成する工程と、
前記第1のゲート上に、前記第1の絶縁膜を貫通して前記第1のゲートに接続される第1の金属配線を形成し、前記第1の半導体素子及び前記第1の金属配線を含む第1の基板を完成させる工程と、
第2の支持基板、第2の埋め込み酸化膜層及び第2の活性層が順に積層された第2のSOI基板の前記第2の活性層に第2の不純物拡散領域を形成する工程と、
前記第2の活性層上に、第2のゲート酸化膜及び第2の絶縁膜で周囲を囲まれた第2のゲートを形成し、第2の半導体素子を形成する工程と、
前記第2のゲート上に、前記第2の絶縁膜を貫通して前記第2のゲートに接続される第2の金属配線を形成し、前記第2の半導体素子及び前記第2の金属配線を含む第2の基板を完成させる工程と、
前記第1及び第2の基板の前記第1及び第2の金属配線を含む側の表面を、直接接合による接合が可能なレベルまで平坦化する工程と、
前記第1の金属配線と前記第2の金属配線が対向するように前記第1の基板と前記第2の基板を配置し、前記直接接合により、前記第1及び第2の金属配線同士を含めて前記第1の基板と前記第2の基板とを接合する工程と、を有することを特徴とする。
前記第1の活性層上に、第1のゲート酸化膜、第1のゲート及び第1の絶縁膜を形成し、前記第1の絶縁膜及び前記第1のゲートが第1の表面に露出した第1の半導体素子を形成する工程と、
第2の支持基板、第2の埋め込み酸化膜層及び第2の活性層が順に積層された第2のSOI基板の前記第2の活性層に第2の不純物拡散領域を形成する工程と、
前記第2の活性層上に、第2のゲート酸化膜、第2のゲート及び第2の絶縁膜を形成し、前記第2の絶縁膜及び前記第2のゲートが第2の表面に露出した第2の半導体素子を形成する工程と、
前記第1の半導体素子の前記第1の表面及び前記第2の半導体素子の前記第2の表面を、直接接合による接合が可能なレベルまで平坦化する工程と、
前記第1及び第2のゲート同士を含めて前記第1の表面と前記第2の表面とを前記直接接合により接合する工程と、を有することを特徴とする。
20、25、220、225 埋め込み酸化膜層
30、35、230、235 活性層
31、36、231、236 ソース領域
32、37、232、237 チャネル領域
33、38、233a、233b、238a、238b ドレイン領域
34、39、234、239 絶縁分離領域
40、45 SOI基板
50、55、250、255 絶縁膜
60、65、260、265 ゲート
70 PチャネルMOSトランジスタ
75、270、275 NチャネルMOSトランジスタ
80、81、85、86、280、281、282、283 金属配線
90、290 下地基板
95、295 積層基板
100、101、300、301 電極
110 層間絶縁膜
120、302 入力電極
121、303 出力電極
130〜133、330〜332 コンタクトホール
Claims (8)
- 第1の基板内に形成され、第1のゲートと、該第1のゲートよりも下層に形成された第1及び第2の不純物拡散領域とを有する第1の半導体素子と、
第2の基板内に形成され、前記第1のゲートと対向して接合された第2のゲートと、該第2のゲートよりも上層に形成された第3及び第4の不純物拡散領域とを有する第2の半導体素子と、
前記第1の基板内であって、前記第1及び第2の不純物拡散領域よりも下層に設けられた第1の埋め込み酸化膜層と、
前記第2の基板内であって、前記第3及び第4の不純物拡散領域よりも上層に設けられた第2の埋め込み酸化膜層と、
前記第1の基板内であって、前記第1の埋め込み酸化膜層の下側表面上に設けられ、接地電位とされた支持基板と、
前記第2の埋め込み酸化膜層の上側表面上に設けられ、前記第1の半導体素子及び前記第2の半導体素子に接続された電極と、を有することを特徴とする積層型半導体装置。 - 第1の基板内に形成され、第1の金属配線が表面に形成された第1のゲートと、該第1のゲートよりも下層に形成された第1及び第2の不純物拡散領域とを有する第1の半導体素子と、
第2の基板内に形成されるとともに、第2の金属配線が表面に形成され、該第2の金属配線が前記第1の金属配線と対向して接合された第2のゲートと、該第2のゲートよりも上層に形成された第3及び第4の不純物拡散領域とを有する第2の半導体素子と、
前記第1の基板内であって、前記第1及び第2の不純物拡散領域よりも下層に設けられた第1の埋め込み酸化膜層と、
前記第2の基板内であって、前記第3及び第4の不純物拡散領域よりも上層に設けられた第2の埋め込み酸化膜層と、
前記第1の基板内であって、前記第1の埋め込み酸化膜層の下側表面上に設けられ、接地電位とされた支持基板と、
前記第2の埋め込み酸化膜層の上側表面上に設けられ、前記第1の半導体素子及び前記第2の半導体素子に接続された電極と、を有することを特徴とする積層型半導体装置。 - 前記第1及び第2の半導体素子は、MOSトランジスタであることを特徴とする請求項1又は2に記載の積層型半導体装置。
- 前記第1の半導体素子はPチャネルMOSトランジスタであり、
前記第2の半導体素子はNチャネルMOSトランジスタであり、
前記NチャネルMOSトランジスタ及び前記PチャネルMOSトランジスタのドレイン同士が接続されたCMOSであることを特徴とする請求項3に記載の積層型半導体装置。 - 第1の支持基板、第1の埋め込み酸化膜層及び第1の活性層が順に積層された第1のSOI基板の前記第1の活性層に第1の不純物拡散領域を形成する工程と、
前記第1の活性層上に、第1のゲート酸化膜及び第1の絶縁膜で周囲を囲まれた第1のゲートを形成し、第1の半導体素子を形成する工程と、
前記第1のゲート上に、前記第1の絶縁膜を貫通して前記第1のゲートに接続される第1の金属配線を形成し、前記第1の半導体素子及び前記第1の金属配線を含む第1の基板を完成させる工程と、
第2の支持基板、第2の埋め込み酸化膜層及び第2の活性層が順に積層された第2のSOI基板の前記第2の活性層に第2の不純物拡散領域を形成する工程と、
前記第2の活性層上に、第2のゲート酸化膜及び第2の絶縁膜で周囲を囲まれた第2のゲートを形成し、第2の半導体素子を形成する工程と、
前記第2のゲート上に、前記第2の絶縁膜を貫通して前記第2のゲートに接続される第2の金属配線を形成し、前記第2の半導体素子及び前記第2の金属配線を含む第2の基板を完成させる工程と、
前記第1及び第2の基板の前記第1及び第2の金属配線を含む側の表面を、直接接合による接合が可能なレベルまで平坦化する工程と、
前記第1の金属配線と前記第2の金属配線が対向するように前記第1の基板と前記第2の基板を配置し、前記直接接合により、前記第1及び第2の金属配線同士を含めて前記第1の基板と前記第2の基板とを接合する工程と、を有することを特徴とする積層型半導体装置の製造方法。 - 第1の支持基板、第1の埋め込み酸化膜層及び第1の活性層が順に積層された第1のSOI基板の前記第1の活性層に第1の不純物拡散領域を形成する工程と、
前記第1の活性層上に、第1のゲート酸化膜、第1のゲート及び第1の絶縁膜を形成し、前記第1の絶縁膜及び前記第1のゲートが第1の表面に露出した第1の半導体素子を形成する工程と、
第2の支持基板、第2の埋め込み酸化膜層及び第2の活性層が順に積層された第2のSOI基板の前記第2の活性層に第2の不純物拡散領域を形成する工程と、
前記第2の活性層上に、第2のゲート酸化膜、第2のゲート及び第2の絶縁膜を形成し、前記第2の絶縁膜及び前記第2のゲートが第2の表面に露出した第2の半導体素子を形成する工程と、
前記第1の半導体素子の前記第1の表面及び前記第2の半導体素子の前記第2の表面を、直接接合による接合が可能なレベルまで平坦化する工程と、
前記第1及び第2のゲート同士を含めて前記第1の表面と前記第2の表面とを前記直接接合により接合する工程と、を有することを特徴とする積層型半導体装置の製造方法。 - 前記第2の支持基板を除去する工程を更に有することを特徴とする請求項5又は6に記載の積層型半導体装置の製造方法。
- 少なくとも前記第2の埋め込み酸化膜層を貫通し、前記第2の不純物拡散領域、前記第2のゲート及び前記第1の不純物拡散領域の少なくとも1つに導通するコンタクトホールを形成する工程を更に有することを特徴とする請求項7に記載の積層型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011228710A JP5956736B2 (ja) | 2011-10-18 | 2011-10-18 | 積層型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011228710A JP5956736B2 (ja) | 2011-10-18 | 2011-10-18 | 積層型半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013089752A JP2013089752A (ja) | 2013-05-13 |
JP5956736B2 true JP5956736B2 (ja) | 2016-07-27 |
Family
ID=48533377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011228710A Active JP5956736B2 (ja) | 2011-10-18 | 2011-10-18 | 積層型半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5956736B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11574845B2 (en) * | 2019-08-07 | 2023-02-07 | Tokyo Electron Limited | Apparatus and method for simultaneous formation of diffusion break, gate cut, and independent N and P gates for 3D transistor devices |
TWI784382B (zh) * | 2020-01-13 | 2022-11-21 | 日商新唐科技日本股份有限公司 | 半導體裝置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259398A (ja) * | 1992-03-13 | 1993-10-08 | Mazda Motor Corp | 半導体装置およびその製造方法 |
JP2002184993A (ja) * | 2000-12-11 | 2002-06-28 | Sony Corp | 半導体装置 |
JP2005268662A (ja) * | 2004-03-19 | 2005-09-29 | Seiko Epson Corp | 3次元デバイスの製造方法 |
US8049253B2 (en) * | 2007-07-11 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2010245262A (ja) * | 2009-04-06 | 2010-10-28 | Panasonic Corp | Cmos回路 |
JP6019599B2 (ja) * | 2011-03-31 | 2016-11-02 | ソニー株式会社 | 半導体装置、および、その製造方法 |
-
2011
- 2011-10-18 JP JP2011228710A patent/JP5956736B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013089752A (ja) | 2013-05-13 |
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---|---|---|---|
A621 | Written request for application examination |
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R250 | Receipt of annual fees |
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