CN109256394B - Soi fet技术中的背偏置 - Google Patents

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Abstract

本发明涉及SOI FET技术中的背偏置。在一方面，本公开提供一种半导体器件结构，其具有绝缘体上硅(SOI)衬底，所述绝缘体上硅(SOI)衬底由有源层、衬底和掩埋绝缘层构成，所述掩埋绝缘层位于所述衬底的上表面上并位于所述有源层的下表面下方。下方具有沟道区的至少一个栅电极位于所述有源层的上表面上方，并且至少一个垂直连接元件在所述至少一个栅电极下方在所述衬底的所述上表面与所述衬底的相对的下表面之间延伸。所述至少一个垂直连接元件用于背偏置FET，其中背偏置接触在所述晶片的后侧。

Description

SOI FET技术中的背偏置
技术领域
本公开通常涉及半导体器件制造，更特别地，涉及绝缘体上硅(SOI)技术中的垂直连接元件。
背景技术
先进半导体器件结构的发展已导致越来越多的半导体器件(例如，晶体管、电容器、电阻器等)集成到半导体晶片上的集成电路中。到目前为止，摩尔定律的观察或预测被证明是准确的，从而将半导体行业的研究和开发推动至较小的技术节点，目前计划在2017年底保持10nm的宽度，这是由于半导体器件经历非常积极的缩放以用于增加每个集成电路的半导体器件的数量或密度。
通常，互补金属氧化物半导体(CMOS)IC中有两类主要组件，即，晶体管和互连。尽管晶体管的性能和密度通常随着高级缩放而改善，但是连接晶体管的互连或布线的性能在缩放之后劣化。因此，IC的性能、功能和功耗由互连的制造决定。
互连由诸如引线、布线和过孔(路径或通路的Latin，也称为垂直互连访问)的一个或多个连接元件实现。通常，过孔是物理电子电路中的层之间的电连接，该过孔穿过一个或多个相邻层的平面，即，垂直穿过物理电子电路中的至少一个层。
然而，半导体器件的连续缩放导致若干问题。例如，在减小半导体器件的几何形状之后，由于晶体管的操作特性在缩放之后改变的事实，半导体器件的泄漏功率指数地增加，特别是相对于阈值电压VTH的影响。阈值电压VTH表示晶体管从导通状态切换到非导通状态时的电压，反之亦然。通常，晶体管的缩放影响阈值电压VTH相对于电源电压的缩放，从而导致泄漏功率的增加，这越来越成为在先进技术节点的晶体管的待机模式期间的功耗中的主导因素，即，在先进技术节点的待机模式下，泄漏功率的影响变得更加显著。因此，对于先进的移动或电池操作器件，泄漏功率是限制这种移动或电池操作器件的电源容量和操作时间的重要问题。
用于降低由漏电流引起的功耗的已知方法是提供背偏置，这允许通过向晶片衬底的背侧施加偏置电压来提供对晶体管的泄漏性能的额外控制。
应对满足摩尔定律的挑战的另一种方法是所谓的“绝缘体上硅”(SOI)技术，例如，它指的是使用分层硅-绝缘体-硅衬底代替半导体制造(尤其是微电子)中的传统的体硅衬底，以减少寄生器件电容，从而提高性能。基于SOI的器件与传统的体硅器件的不同之处在于，硅结位于电绝缘体(典型地为二氧化硅或蓝宝石)上方(这些类型的器件称为蓝宝石上硅或SOS)。绝缘体的选择在很大程度上取决于预期的应用，其中蓝宝石用于高性能射频(RF)和辐射敏感应用，而二氧化硅用于减少微电子器件中的短沟道效应。
目前用于根据SOI技术制造积极缩放的半导体器件的先进方法采用所谓的“完全耗尽的绝缘体上半导体”(FDSOI)技术，该技术被认为是用于制造IoT应用的有希望的候选者。这里，当与标准SOI技术相比时，使用更薄的最上层或有源层(例如，硅)，当与具有相对较厚的有源层的标准SOI技术相比时，其提供对沟道区域之上的栅极的良好控制。
在FDSOI技术中，背偏置(也称为体偏置)被认为是在极低电压和极低泄漏的情况下改善半导体器件的性能。这里，在具有目标晶体管的SOI衬底的掩埋氧化物下方施加偏置电压。这样做会改变晶体管的静电控制并移位它们的阈值电压VTH，以便在正向背偏置下获得更多的驱动电流(并且因此，以增加的漏电流为代价获得更高的性能)或者在反向背偏置下以降低性能为代价切断漏电流。
虽然平面FDSOI技术中的背偏置有点类似于可以在体CMOS技术中实现的体偏置，但它在能够应用的偏置的水平和效率方面提供了许多关键优势。例如，可以以动态方式应用背偏置，特别是在逐块的基础上。当需要来自IC的特定块的最大峰值性能时，考虑在有限的时间段内提高性能。它还可用于在有限性能不成问题的时间段内减少泄漏。
在目前的器件中，背偏置对积极缩放的IC的设计提出了挑战，并且涉及接触的设计中的面积处罚，这减少了半导体晶片上的可用电路面积。
鉴于上述情况和问题，因此，期望提供一种半导体器件结构和制造半导体器件结构的方法，其中至少减少与背偏置相关的面积处罚，如果不避免的话。
发明内容
以下给出本公开的简化摘要，以提供对本公开的某些方面的基本理解。此摘要并非本公开的详尽概述。它并非旨在识别本公开的关键或核心要素或描绘本公开的范围。其唯一目的是要以简化的形式呈现一些概念，作为稍后讨论的更详细描述的序言。
在第一方面，本公开提供了一种半导体器件结构。根据本文的一些示例性实施例，所述半导体器件结构可以包括：绝缘体上半导体(SOI)衬底，其具有有源层、衬底和位于所述衬底的上表面上且位于所述有源层的下表面下方的掩埋绝缘层；位于所述有源层的上表面上方的至少一个栅电极；以及在所述至少一个栅电极下方在所述衬底的所述上表面与所述衬底的相对的下表面之间延伸的至少一个垂直连接元件。
在第二方面，本公开提供了一种半导体器件结构。根据本文的一些示例性实施例，所述半导体器件结构可以包括：绝缘体上半导体(SOI)衬底，其具有有源层、衬底和位于所述衬底的上表面上且位于所述有源层的下表面下方的掩埋绝缘层；位于所述有源层的上表面上方的至少一个栅电极；在所述至少一个栅电极下方在所述衬底的所述上表面与所述衬底的相对的下表面之间延伸的垂直连接元件；以及位于所述衬底的所述上表面处的位于所述衬底中的多个网格(grid)线中的网格，所述多个网格线与所述掩埋绝缘层机械接触，其中所述垂直连接元件具有至少部分地包围电介质材料的垂直部分和至少部分地在所述掩埋绝缘材料与所述电介质材料之间延伸的水平部分，所述电介质材料位于所述衬底的所述下表面上并且部分地延伸到所述衬底中。
在第三方面，本公开提供了一种方法。根据本文公开的一些示例性实施例，所述方法可以包括：提供绝缘体上半导体(SOI)，所述绝缘体上半导体具有有源层、衬底和位于所述衬底的上表面上并且位于所述有源层的下表面下方的掩埋绝缘层；以及在所述衬底中形成至少一个垂直连接元件，所述垂直连接元件在所述衬底的所述上表面与所述衬底的相对的下表面之间延伸。
附图说明
通过结合附图参考以下描述，可以理解本公开，其中相同的参考标号表示相同的元件，并且其中：
图1以横截面图示意性地示出了根据本公开的一些示例性实施例的半导体器件结构；
图2以横截面图示意性地示出了根据本公开的其他示例性实施例的半导体器件结构；
图3a和3b以横截面图示意性地示出了根据本公开的各种示例性实施例的垂直连接元件；
图3c以横截面图示意性地示出了根据本公开的一些示例性实施例的垂直连接元件和网格的布置；
图4a-4d示意性地示出了根据本公开的一些示例性实施例的方法流程；以及
图5a和5b以横截面图示意性地示出了本公开的各种示例性实施例。
尽管本文公开的主题允许各种变型和替代的形式，但是其具体实施例已通过附图中的例子的方式而示出，并且在此被详细描述。然而，应当理解，这里对具体实施例的描述并非旨在将本公开限制于所公开的特定形式，相反，其目的在于涵盖落入由所附权利要求限定的本公开的精神和范围内的所有变型、等同物和替代物。
具体实施方式
在以下描述中，为了说明的目的，阐述了许多具体细节以便提供对示例性实施例的透彻理解。然而，显而易见的是，示例性实施例可以在没有这些具体细节的情况下或者利用等同布置来实践。在其他例子中，以框图形式示出了公知的结构和器件，以避免不必要地模糊示例性实施例。另外，除非另外指明，否则在说明书和权利要求中使用的表示成分、反应条件等的数量、比率和数值性质的所有数字在所有情况下均应被理解为由术语“约”修饰。
下面描述本公开的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循系统相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。
现在将参考附图描述本公开。为了说明的目的，仅在附图中示意性地描绘出各种结构、系统和装置，以便不使本领域的技术人员公知的细节混淆本公开。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通或常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义应该以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。
如下关于本公开的一些示例性实施例描述的半导体器件结构可以包括至少一个半导体器件。通常，本公开的半导体器件，诸如PMOS和NMOS器件，可以涉及通过使用先进技术制造的器件，即，半导体器件可以通过应用于接近小于100nm的技术节点的技术制造，例如，该技术节点小于50nm或小于35nm或小于22nm，例如，10nm或更小。本领域技术人员将理解，根据本公开，可以施加小于或等于45nm或者小于或等于22nm(例如，10nm或更小)的基本规则。本领域技术人员将理解，本公开提出了具有小于100nm的最小长度尺寸和/或宽度尺寸的电容器结构，例如，该最小长度尺寸和/或宽度尺寸小于50nm或小于35nm或小于22nm，例如，10nm或更小。例如，本公开可以提供通过使用22nm技术或更小(例如，10nm或甚至更小)制造的结构。
本领域技术人员将理解，尽管半导体器件可以由MOS器件提供，但表述“MOS”并不意味着任何限制，即，MOS器件不限于金属氧化物半导体配置，但也可以包括半导体-氧化物-半导体配置等。此外，表述“半导体器件结构”可以包括具有形成在集成电路的器件层级处的至少一个半导体器件的结构，例如，形成在半导体衬底中和上方的NMOS器件和PMOS器件中的至少一个。
关于用词“在…上”、“在...之上”等，没有限制，并且在说明“元件A位于元件B上”时，元件A和B可以直接接触或者可以具有至少一个在其间形成另外的元件C。因此，诸如“在…之下”、“在…下方”等的用词不应被视为将本公开限制于元件A与形成在元件A下方或之下的元件B直接接触的情况，而是在它们之间可以形成至少一个另外的元件C。
图1以横截面图示意性地示出了根据本公开的一些示例性实施例的半导体器件结构100。半导体器件结构100可以包括绝缘体上半导体(SOI)衬底101，该绝缘体上半导体衬底101具有有源层106、体衬底102以及形成在衬底102的上表面102u上和形成在有源层106的下表面106u下方的掩埋绝缘层104。
根据本公开的一些示例性实施例，可以根据已知的SOI制造技术来提供SOI衬底101，该技术诸如智能切割或SIMOX。
根据本公开的一些示例性实施例，SOI衬底101中的衬底102可以包括形成在绝缘材料(例如，氧化物材料或氮化物材料)上的半导体材料(例如，硅、锗、硅锗等)，该绝缘材料进而可以形成在半导体衬底材料上。
根据本公开的一些特定示例性实施例，衬底102可以包括具有(100)面取向的单晶硅，或者可以是基于硅的衬底、基于锗的衬底等中的一者，如本领域已知的。
根据本公开的一些示例性实施例，有源层106可以例如由P型单晶硅提供，该P型单晶硅具有与取向平面或切口(notch)平行的(100)、(110)或(100)的面取向。根据本公开的一些示例性实施例，有源层106可具有约30nm或更小的厚度，例如，在约10-20nm的范围内。
根据本公开的一些特定示例性实施例，掩埋绝缘层104可以由氧化硅和氮化硅中的一者形成。根据本公开的一些示例性实施例，掩埋绝缘层104可具有约45nm或更小的厚度，例如，20nm。例如，当采用FDSOI技术时，掩埋绝缘层106可具有在约10-30nm的范围内的厚度。根据超薄FDSOI(UTFDSOI)技术，掩埋绝缘层104可以具有在约2-10nm的范围内的厚度。
根据本公开的一些示例性实施例，可以在有源层106中和/或上提供多个有源和/或无源器件，诸如MOSFET、电容器、电阻器等。例如，多个栅电极108可以形成在有源层106上(栅电极108可以嵌入到形成在有源层106上的层间电介质中，如图1中的虚线所示)，其中至少一个栅电极108可以借助于插入在每个栅极108与有源层106之间的栅极电介质(未示例出)而与有源层106分开。本领域技术人员将理解，为了便于说明，器件元件，诸如源极/漏极区域、硅化物区域、到源极/漏极的接触、横向包围栅电极层间电介质(ILD)材料(例如，氧化物材料和/或氮化物材料和/或低k材料等)等，未在图1中示出。
在有源层106之上，可以形成金属化层堆叠110，该金属化层堆叠110包括在金属化层(为了便于说明，未示出金属化层的界面)中水平延伸的连接线112以及互连相邻金属化层的过孔(未示出)。金属化层110(也称为“后段制程”，BEOL)可以由多个绝缘层、金属层级、接合位置、接触等构成。
如图1所示，垂直连接元件130可以形成在SOI衬底101中的衬底中，该垂直连接元件130在衬底102的上表面102u和体表面102的下表面102d之间延伸，该下表面102d与衬底102的上表面102u相对。虽然在图1中仅示意性地示例出了一个垂直连接元件130，但这不构成任何限制，并且本领域技术人员将理解，可以在衬底102中设置多于一个的垂直连接元件。
参照图1，垂直连接元件130可以形成为中空垂直连接元件130，其中垂直连接元件130可以包括在衬底102中垂直延伸的垂直部分132和在衬底102中基本上水平延伸的水平部分134。垂直部分可以至少部分地包围电介质材料140，该电介质材料140可以沉积在半导体器件结构100的背侧表面上。
根据本公开的一些示例性实施例，衬里151可以形成在连接元件130与周围的衬底102之间，其中衬里151将连接元件130与周围的衬底102分开。根据本文的一些示例性示例，衬里151可以包括电介质材料，诸如氮化物材料或氧化物材料。本领域技术人员将理解，衬里151可以允许有效地分配被背偏置影响的区域。
根据本公开的一些示例性实施例，电介质材料140可以包括至少部分地延伸到衬底102中并且可以填充垂直连接元件130中的开口的填充部分142。此外，电介质材料140可以包括材料部分144，该材料部分144可以形成在衬底102的下表面102d上并与衬底102的下表面102d直接接触。根据一些示例性示例，电介质材料140可以包括聚合物材料，诸如聚酰亚胺(PI)。
根据本公开的一些示例性实施例，垂直连接元件130可包括铜、钨等。
根据本公开的一些示例性实施例，垂直连接元件130可以与掩埋绝缘层104非常相邻，例如，与掩埋绝缘层104机械接触。例如，垂直连接元件130可以部分地覆盖掩埋绝缘层140的下表面。根据本文的一些示例性示例，水平部分134可以具有与掩埋绝缘层104的公共界面，并且可以在衬底102的上表面102u处平行于掩埋绝缘层104延伸。
根据本公开的一些示例性实施例，垂直连接元件130可以允许向形成在有源层106中的半导体器件的沟道区域(未示出)的子集(对应于在有源层106上形成的多个栅电极108中的栅电极的子集)施加背偏置电压。在完整阅读本公开之后，本领域技术人员将理解，垂直连接元件130可以允许向形成在SOI衬底101上的栅电极中的至少一些施加背偏置电压，而不消耗SOI衬底101中的有源层106的区域。因此，垂直连接元件130可以允许在实现已知的背偏置方案时消除在传统SOI技术中使用的前侧接触。
在完整阅读本公开之后，本领域技术人员将理解，在适当地选择垂直连接元件130的尺寸和形状后，设计者可以自由地设计块，这些块需要相对于它们在SOI衬底101上的尺寸来被背偏置，而不会由于背偏置而强加任何面积处罚。
尽管图1示意性地示例出了垂直连接元件130作为填充有电介质材料140的中空垂直连接元件，但是本领域技术人员将理解，这不对本公开构成任何限制，并且填充部分142可以由垂直连接元件的材料代替，从而实现非中空的垂直连接元件130。
参考图2，根据本公开的一些示例性实施例以横截面图示意性地示出了半导体器件结构200。半导体器件结构200可以包括绝缘体上半导体(SOI)衬底201，该绝缘体上半导体衬底201具有有源层206、衬底202和在衬底202的上表面202u上并且在有源层206的下表面206u下方形成的掩埋绝缘层204。
根据本公开的一些示例性实施例，可以根据已知的SOI制造技术来提供SOI衬底201，该技术诸如智能切割或SIMOX。
根据本公开的一些示例性实施例，SOI衬底201中的衬底202可以包括形成在绝缘材料(例如，氧化物材料或氮化物材料)上的半导体材料(例如，硅、锗、硅锗等)，该绝缘材料进而可以形成在半导体衬底材料上。
根据本公开的一些特定示例性实施例，衬底202可以包括具有(100)面取向的单晶硅，或者可以是基于硅的衬底、基于锗的衬底等中的一者，如本领域已知的。
根据本公开的一些示例性实施例，有源层206可以例如由P型单晶硅提供，该P型单晶硅具有与取向平面或切口平行的(100)、(110)或(100)的面取向。根据本公开的一些示例性实施例，有源层206可具有约30nm或更小的厚度，例如，在约10-20nm的范围内。
根据本公开的一些示例性实施例，掩埋绝缘层204可具有约45nm或更小的厚度。例如，当采用FDSOI技术时，掩埋绝缘层204可具有在约10-30nm的范围内的厚度。根据超薄FDSOI(UTFDSOI)技术，掩埋绝缘层204可以具有在约2-10nm的范围内的厚度。
根据本公开的一些示例性实施例，可以在有源层206中和/或上提供多个有源和/或无源器件，诸如MOSFET、电容器、电阻器等。例如，多个栅电极208可以形成在有源层206上(栅电极208可以嵌入到形成在有源层206上的层间电介质中，如图2中的虚线所示)，至少一个栅电极208可以借助于插入在每个栅极208与有源层206之间的栅极电介质(未示例出)而与有源层206分开。本领域技术人员将理解，为了便于说明，器件元件，诸如源极/漏极区域、硅化物区域、到源极/漏极的接触、横向包围栅电极层间电介质材料等，未在图2中示出。
在有源层206之上，可以形成金属化层堆叠210，该金属化层堆叠210包括在金属化层(为了便于说明，未明确地示出金属化层的界面)中水平延伸的连接线212以及互连相邻金属化层的过孔(未示出)。金属化层210(也称为后段制程，BEOL)可以由多个绝缘层、金属层级、接合位置、接触等构成。
如图2所示，垂直连接元件230可以形成在SOI衬底201中的衬底中，该垂直连接元件230在衬底202的上表面202u和衬底202的下表面202d之间延伸，该下表面202d与衬底202的上表面202u相对。虽然在图2中仅示意性地示例出了一个垂直连接元件230，但这不构成任何限制，并且本领域技术人员将理解，可以在衬底202中设置多于一个的垂直连接元件。
参照图2，垂直连接元件230可以形成为中空垂直连接元件230，其中垂直连接元件230可以包括在衬底202中垂直延伸的垂直部分232和在衬底202中水平延伸的水平部分234。垂直部分232可以至少部分地包围电介质材料240，该电介质材料240可以沉积在半导体器件结构200的背侧表面上。
根据本公开的一些示例性实施例，衬里251可以形成在连接元件230与周围的衬底202之间，其中衬里251将连接元件230与周围的衬底202分开。根据本文的一些示例性示例，衬里251可以包括电介质材料，诸如氮化物材料或氧化物材料。本领域技术人员将理解，衬里251可以允许有效地分配被背偏置影响的区域。
根据本公开的一些示例性实施例，电介质材料240可以包括至少部分地延伸到衬底202中并且可以填充垂直连接元件230中的开口的填充部分242。此外，电介质材料240可以包括材料部分244，该材料部分244可以形成在衬底202的下表面202d上并与衬底202的下表面202d直接接触。根据一些示例性示例，电介质材料240可以包括聚合物材料，诸如聚酰亚胺(PI)。
根据本公开的一些示例性实施例，垂直连接元件230可包括铜、钨等。
根据本公开的一些示例性实施例，垂直连接元件230可以与掩埋绝缘层204非常相邻，例如，与掩埋绝缘层204机械接触。例如，垂直连接元件230可以部分地覆盖掩埋绝缘层240的下表面。根据本文的一些特定示例性示例，水平部分234可以具有与掩埋绝缘层204的公共界面，并且可以在衬底202的上表面202u处平行于掩埋绝缘层204延伸。
根据本公开的一些示例性实施例，垂直连接元件230可以允许相对于形成在有源层206上的多个栅电极208中的栅电极的子集来施加背偏置电压。在完整阅读本公开之后，本领域技术人员将理解，垂直连接元件230可以允许向形成在SOI衬底201上的栅电极中的至少一些施加背偏置电压，而不消耗SOI衬底101中的有源层206的区域。因此，垂直连接元件230允许消除在传统技术中实现背偏置方案时使用的前侧接触。
在完整阅读本公开之后，本领域技术人员将理解，在适当地选择垂直连接元件230的尺寸和形状后，设计者可以自由地设计块，这些块需要关于它们在SOI衬底201上的尺寸来被背偏置，而不会由于背偏置而强加任何面积处罚。
尽管图2示意性地示例出了垂直连接元件230作为填充有电介质材料240的中空垂直连接元件，但是这不对本公开构成任何限制，并且填充部分242可以由垂直连接元件的材料代替，从而实现非中空的垂直连接元件230。
如图2所示，可以提供网格250。根据本公开的一些示例性实施例，网格250可以由在衬底202的上表面202u处平行于掩埋绝缘层204延伸的多个金属网格线(用附图标记252和254表示的金属网格线表示非限制性示例)形成。本领域技术人员将理解，通常，可以形成至少一个导电线元件(例如，网格线252)，该至少一个导电线元件(网格线252)在衬底202的上表面202u处在衬底202中水平延伸。根据本公开的一些示例性实施例，金属网格线252和254包括钨。
根据本公开的一些示例性实施例，网格250或至少一个导电线元件(例如，金属网格线252)可以与掩埋绝缘层204和垂直连接元件230机械接触。
根据本公开的一些示例性实施例，网格250的网格线的子集，例如，至少网格线252，可以部分地嵌入到垂直连接元件230，即，水平部分234中。因此，垂直连接元件230可以允许向网格250中的至少一些网格线施加背偏置电压。
根据本公开的一些示例性实施例，网格250的至少一些网格线可以从晶片的背侧被外部接触。
参照图2，示意性地示例出了绝缘材料层251，该绝缘材料层251由氧化物材料和氮化物材料中的一者形成，将垂直连接元件230与横向包围的衬底202分开。本领域技术人员将理解，通过借助于垂直连接元件230适当地接触网格250的网格线252，可以向栅电极208下方的至少一些沟道(未示出)施加期望的背偏置电压，而不影响相邻的衬底202的材料。以这种方式，可以向不同的栅电极块施加不同的背偏置电压电平。根据本文的一些特定示例性实施例，绝缘材料层251可具有至多约20nm的厚度。
根据本公开的一些特定示例性实施例，网格250可以由钨形成。
根据本公开的一些示例性实施例，当SOI衬底101和/或201的背侧提供再分布(redistribution)层(RDL)时，可以形成垂直连接元件130和/或垂直连接元件230(如上面关于图1和/或2所描述的)。
关于图3a-3c，将描述本公开的一些示例性实施例。
图3a以横截面图(图3a中的横截面平行于图1和/或图2中的表面102u和/或202u而截取)示意性地示出了具有圆形形状302a的垂直连接元件300a。在完整阅读本公开之后，本领域技术人员将理解，垂直连接元件300a可以是中空垂直连接元件和非中空垂直连接元件中的一者。
图3b以横截面图(图3b中的横截面平行于图1和/或图2中的表面102u和/或202u而截取)示意性地示出了具有矩形形状302b的垂直连接元件300b。在完整阅读本公开之后，本领域技术人员将理解，垂直连接元件300b可以是中空垂直连接元件和非中空垂直连接元件中的一者。
在完整阅读本公开之后，本领域技术人员将理解，如图3a所示的圆形形状302a和如图3b所示的矩形形状302b不对本公开构成任何限制，并且可以替代地提供多边形，或者更一般地，可以提供不规则形状。
关于图3c，在俯视图中示意性地示出了背偏置区域。背偏置区域可以包括网格350，该网格350具有在宽度方向上延伸的网格线351和在长度方向上延伸的网格线353。本领域技术人员将理解，网格线351和353的取向可以是任意的，然而，网格线351和353可以相互垂直(通常，网格线351和353可以相互歪斜(askew))。
尽管在图3c中示意性地示出了正方形网格形状，但是这不对本公开构成任何限制，并且本领域技术人员将理解，可以根据特定的目标背偏置区域使用任何形状，甚至是不规则的形状。因此，本领域技术人员将理解，在采用网格350之后，背偏置可以扩展到由网格350覆盖的背偏置区域，并且因此不限于尺寸，特别是不限于垂直连接元件300a与掩埋绝缘层之间界面(图3c中未示出；例如，参见图1中的掩埋绝缘层104和/或图2中的掩埋绝缘层204)。
关于图4a-4d，示意性地示出了根据本公开的一些示例性实施例的方法流程。
图4a示意性地示出了在制造期间的早期阶段的半导体器件结构400。根据本公开的一些示例性实施例，半导体器件结构400可以在“前段制程”(FEOL)处理处提供，诸如在提供绝缘体上硅(SOI)衬底401之后，该SOI衬底401具有有源层406、衬底402和在衬底402的上表面上并且在有源层406的下表面下方形成的掩埋绝缘层404(类似于上述SOI衬底101和201)。可以根据智能切割或SIMOX技术提供SOI衬底401。
根据本公开的一些示例性实施例，可以提供至少一个导电线元件，诸如网格450。根据一些示例性示例，网格450(或至少一个导电线元件)可以由钨形成。
尽管图4a-4d示意性地示出了网格450(或至少一个导电线元件)，但是这不对本公开构成任何限制，并且本领域技术人员将理解，可以省略网格450(或至少一个导电线元件)。
图4b示意性地示出了在制造期间处于更高级阶段的半导体器件结构400。根据本文的一些示例性示例，可以在FEOL处理完成之后并且在层间电介质(ILD)层407中在有源层406之上形成多个栅电极408之后获得半导体器件结构400，该ILD层407是在形成栅电极408之后在有源层406上形成。为了便于说明，在图4b中未明确示出FET元件，诸如源极/漏极和硅化物区域、接触等。
关于图4c，示意性地示出了在制造期间处于更高级的阶段的半导体器件结构400。根据本公开的一些示例性实施例，可以在完成BEOL处理之后获得图4c的半导体器件结构400。根据BEOL处理，可以在SOI衬底401上形成具有布线结构412的BEOL 410。
关于图4d，示意性地示出了在衬底402中形成至少一个垂直连接元件430之后的在制造期间处于更高级的阶段的半导体器件结构400。根据本公开的一些示例性实施例，当在SOI衬底401的背侧上提供再分布层(REL)时，可以形成垂直连接元件430。
返回至图4a，本领域技术人员将理解，可以通过在形成掩埋绝缘层404之前使用的用于蚀刻和填充衬底402中的沟槽的标准工艺来形成网格450。根据本公开的一些示例性实施例，可以提供网格450以用于提供用于FEOL对准的特征。根据本公开的一些示例性实施例，可以执行可选的掺杂工艺(未示出)，以便在衬底402中提供电接触。
返回至图4b，可以在形成栅电极408之前执行红外对准以图案化SOI衬底，其中可以使用IR相机(未示出)来通过有源层106观察金属(例如，包括钨等)。例如，可以在形成栅极结构408之前在有源层406中形成STI(浅沟槽隔离，未示出)结构。
返回至图4c，当BEOL处理完成时，可以提供最终的过孔接合(未示出)或焊料/Cu柱互连(为了便于说明，未示出)。
返回至图4d，可以与BS-RDL处理同时执行垂直连接元件的形成。根据本文的一些示例性示例，半导体器件400可以安装到临时载体(未示出)，并且用于形成围绕网格450的至少一些网格线的硅过孔(TSV)的标准处理技术可以形成。本领域技术人员将理解，在创建3D封装和3D集成电路时，TSV可以表示用作倒装芯片中的过孔接合的替代的高性能互连技术。例如，如本领域中已知的，在FEOL处理期间可以采用TSV，以在接触衬底402来实现背偏置时实现通过SOI衬底的有源层406的连接。
根据本公开的一些示例性实施例，可以对背侧(即，衬底402的下表面)进行图案化和蚀刻，以在衬底402中形成凹陷，凹陷(未示出)部分地暴露掩埋的绝缘层404，并且，如果存在的话，暴露网格450的至少一些网格线，接着形成垂直连接元件430并且在中空垂直连接元件的情况下形成填充440。在完成垂直连接元件之后，形成背侧再分布层，以便为垂直连接元件提供背偏置连接。
关于图5a和5b，示意性地示出了后BEOL处理。根据本公开的一些示例性实施例，如上文关于图1-4所描述的半导体器件结构100-400被提供在晶片上，也就是，如上所述的图1-4的SOI衬底101-401可被视为SOI晶片。
在完成BEOL处理之后，可以通过在形成至少一个垂直连接元件之后制备用于封装的SOI晶片(未示出)来继续处理。这里，可以从SOI晶片(未示出)制备多个管芯。根据本文的一些示例性示例，制备可以包括将晶片切割成多个管芯。例如，晶片(未示出)可以安装在塑料带或一些适当的载体上，并且可以将安装的晶片切割成单独的管芯(未示出)。
在制备多个管芯(未示出)之后，可以封装多个管芯中的每个管芯，其包括将多个管芯中的每个管芯附接到封装或支撑结构(集箱(header))。
关于图5a，示意性地示出了管芯500a的面朝上封装，其中管芯500a安装在载体562a上并由封装560a包封。在载体562a上，可以存在焊料接合566a。可以通过过孔接合564a实现到管芯500a的BEOL的电连接。
关于图5b，示意性地示出了管芯500b的面朝下(受控塌陷芯片连接或C4)封装，其中管芯500b安装在载体562b上并由封装560b包封。在载体562b上，可以存在焊料接合566b。可以通过过孔接合564b实现到管芯500b的BEOL的电连接。
在完整阅读本公开之后，本领域技术人员将理解，将管芯附接到封装或支撑结构可以包括执行C4带自动接合(TAB)和被式(quilt)封装中的一者。
根据本公开的一些示例性实施例，附接可以包括过孔接合和C4/CuP互连的组合。
在完整阅读本公开之后，本领域技术人员将理解，在封装完成之后，可以经由垂直连接元件(图5a和5b中的530a和530b)和如上关于图1-4所讨论的可选的网格(未示出)来施加背偏置。
根据本公开的一些示例性实施例，可以将衬底定线(routing)和管芯背侧RDL组合以用于偏置连接路由。
在完整阅读本公开之后，本领域技术人员将理解，本公开的上述示例性实施例中的至少一些可以借助位于受限制的芯片区域的垂直连接元件提供良好的沟道背偏置控制。
与应用背偏置以降低功耗的已知方法相反，本发明人理解，应用不同的背偏置条件可增加漏电流，然而，同时增加了开态电流，从而导致较高的FET的计算性能。
根据本公开的一些示例性实施例，可以在集成芯片的至少一个选定区域上引入背偏置，该集成芯片仅作用于芯片内的一些FET，而不是芯片内的所有FET。这里，可以从晶片的背侧接触下伏的背偏置层，以节省晶片正面的空间，从而实现较高的晶体管封装密度。
根据本公开的一些示例性实施例，通过应用TSV方面的广为接受的技术，可以将背偏置移动到晶片的背侧，因此，当至少减少背偏置处罚区域时，不会增加现有工艺流程的复杂性。
在完整阅读本公开之后，本领域技术人员将理解，区域选择性可以使能用于动态操作模式改变的器件选择的可变性。根据本公开的一些特定示例性示例，网格的使用可以增强区域选择性的粒度。
上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。

Claims (18)

1.一种半导体器件结构，包括：
绝缘体上半导体SOI衬底，其包括有源层、衬底和位于所述衬底的上表面上并且位于所述有源层的下表面下方的掩埋绝缘层；
位于所述有源层的上表面上方的至少一个栅电极；
在所述衬底的所述上表面处在所述衬底中形成的多个网格线的网格，所述网格线与所述掩埋绝缘层机械接触；以及
在所述衬底的所述上表面与所述衬底的相对的下表面之间延伸的至少一个垂直连接元件，
其中，所述垂直连接元件的外表面通过绝缘材料层与所述衬底分开，
其中，所述垂直连接元件被配置为向所述网格线中的至少一些网格线施加背偏置电压，以及
其中，所述网格线是导电网格线。
2.根据权利要求1所述的半导体器件结构，其中所述垂直连接元件具有至少部分地包围电介质材料的垂直部分和至少部分地在所述掩埋绝缘层与所述电介质材料之间延伸的水平部分，所述电介质材料位于所述衬底的所述下表面上并且部分地延伸到所述衬底中。
3.根据权利要求2所述的半导体器件结构，其中所述垂直连接元件的内表面被所述电介质材料覆盖。
4.根据权利要求3所述的半导体器件结构，其中所述绝缘材料层包括氧化物材料和氮化物材料中的一者。
5.根据权利要求2所述的半导体器件结构，其中所述电介质材料包括位于所述衬底的所述下表面上的沉积的聚合物材料。
6.根据权利要求1所述的半导体器件结构，其中，所述多个网格线在所述衬底的所述上表面处在所述衬底中水平延伸。
7.根据权利要求1所述的半导体器件结构，其中所述多个网格线中的至少一个网格线电耦合到所述垂直连接元件。
8.根据权利要求1所述的半导体器件结构，其中所述网格包括钨。
9.根据权利要求1所述的半导体器件结构，其中所述垂直连接元件与所述多个网格线的子集机械接触。
10.根据权利要求1所述的半导体器件结构，其中所述垂直连接元件在平行于所述衬底的所述上表面的横截面图中具有圆形和多边形形状中的一者。
11.一种半导体器件结构，包括：
绝缘体上半导体SOI衬底，其具有有源层、衬底和位于所述衬底的上表面上并且位于所述有源层的下表面下方的掩埋绝缘层；
位于所述有源层的上表面上方的至少一个栅电极；
在所述衬底的所述上表面与所述衬底的相对的下表面之间延伸的至少一个垂直连接元件；以及
网格，其包括在所述衬底的所述上表面处位于所述衬底中的多个网格线，所述多个网格线与所述掩埋绝缘层机械接触；
其中所述垂直连接元件具有至少部分地包围电介质材料的垂直部分和至少部分地在所述掩埋绝缘层与所述电介质材料之间延伸的水平部分，所述电介质材料位于所述衬底的所述下表面上并且部分地延伸到所述衬底中，
其中，所述垂直连接元件的外表面通过绝缘材料层与所述衬底分开，
其中，所述垂直连接元件被配置为向所述网格线中的至少一些网格线施加背偏置电压，以及
其中，所述网格线是导电网格线。
12.根据权利要求11所述的半导体器件结构，其中所述垂直连接元件的内表面被所述电介质材料覆盖。
13.根据权利要求11所述的半导体器件结构，其中所述垂直连接元件与所述多个网格线的子集机械接触。
14.根据权利要求11所述的半导体器件结构，其中所述垂直连接元件在平行于所述衬底的所述上表面的横截面图中具有圆形和多边形形状中的一者。
15.一种用于制造半导体器件结构的方法，包括：
提供绝缘体上半导体SOI衬底，所述绝缘体上半导体SOI衬底具有有源层、衬底和在所述衬底的上表面上并且在所述有源层的下表面下方形成的掩埋绝缘层；
提供多个网格线的网格，所述多个网格线位于所述衬底的所述上表面处并且位于所述衬底中，所述网格线与所述掩埋绝缘层机械接触；以及
在所述衬底中形成至少一个垂直连接元件，所述垂直连接元件在所述衬底的所述上表面与所述衬底的相对的下表面之间延伸，
其中，所述垂直连接元件的外表面通过绝缘材料层与所述衬底分开，
其中，所述垂直连接元件被配置为向所述网格线中的至少一些网格线施加背偏置电压，以及
其中，所述网格线是导电网格线。
16.根据权利要求15所述的方法，进一步包括在形成所述至少一个垂直连接元件之前，在所述SOI衬底上方形成至少一个栅电极。
17.根据权利要求15所述的方法，进一步包括：
在形成所述至少一个垂直连接元件之后，制备用于封装的包括所述SOI衬底的晶片，其中制备多个管芯；以及
对所述多个管芯中的每一个进行封装，其中对所述多个管芯中的每一个进行封装包括将所述多个管芯中的每一个附接到封装或支撑结构中的一者。
18.根据权利要求17所述的方法，其中附接所述多个管芯中的管芯包括执行受控塌陷芯片连接(C4)方法、带自动接合(TAB)方法和被式封装方法中的一者。
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