CN109587417B - 一种3d堆叠的图像传感器 - Google Patents

Abstract

本发明公开了一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列。所述图像传感器由上下堆叠的上层芯片和下层芯片组成。所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片。所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号转换为数字电信号，其位于所述下层芯片。所述存储器阵列，其包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储经转换的数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制所述多个存储单元读出和写入的逻辑电路；所述存储器阵列位于所述下层芯片。本发明能够提升图像传感器帧率。

Description

一种3D堆叠的图像传感器

技术领域

本发明涉及集成电路设计领域，特别涉及一种3D堆叠的CMOS图像传感器。

背景技术

随着CMOS集成电路工艺的发展，电子产品在日常生活中的应用越来越广泛，图像传感器作为电子产品的信息采集端口，为日常生活、交通、航空航天研究、AI智能应用等各个领域的发展提供了必不可少的技术支持。在实际应用中，高帧率的图像传感器能够提供更为精确实时的图像信息，能在智能驾驶、快速识别、精确捕捉等领域发挥重要作用。但在现有产品中，由于图像数据逐行读出传输，图像传感器的帧率由每行数据转化读出时间和行数决定，对于目前的高清大像素阵列，由于行时间和总行数的制约导致帧率受到较大限制。

高集成度和低成本一直是集成电路芯片设计领域发展的重要趋势，高集成度的实现除了从工艺上不断缩小尺寸和电路设计的精简，现有的另一个技术是采用3D堆叠技术，尤其是在CMOS图像传感器领域，3D堆叠工艺能够实现高集成度和高填充率，提供较好的成像性能。但现有的3D堆叠架构，手机等智能设备中常用的3D堆叠架构为上下两层芯片堆叠而成(如图1所示)，其中上层芯片为像素阵列，下层芯片为驱动读出等逻辑电路，两层芯片中间通过键合或互连连接。然而，现在的双层3D堆叠芯片仍然采用逐行或者分组多行读出的方式，由于数据传输速度比较慢，在前一帧图像曝光后必须等数据全部转化完毕后才能进行下一帧图像数据转化，因此现有的双层3D堆叠芯片虽然集成度提高，但受限于芯片面积，帧率并没有较大提升。

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种基于3D堆叠的高帧率图像传感器。

为达成上述目的，本发明提供一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列。所述图像传感器由上下堆叠的上层芯片和下层芯片组成；所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片；所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号转换为数字电信号，其位于所述下层芯片；所述存储器阵列，其包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储所述数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制多个所述存储单元读出和写入的逻辑电路；所述存储器阵列位于所述下层芯片。

优选地，所述存储器阵列通过前照式工艺外延生长于所述下层芯片的任意两层金属之间。

优选地，所述存储单元为阻变式存储单元。

优选地，每一个像素单元对应一个模数转换单元和一个存储器，每个存储器包括至少一个存储单元和至少一个逻辑电路。

优选地，所述上层芯片和下层芯片通过混合键合连接。

优选地，所述下层芯片中还包括第一驱动电路，用于驱动所述存储器阵列的各所述逻辑电路同时导通以使经所述模数转换单元阵列转换的各个所述数字电信号并行输出至所述存储单元阵列。

优选地，所述下层芯片中还包括：第二驱动电路，用于驱动各所述像素单元同时将接收的光信号转换为模拟电信号；以及第三驱动电路，用于驱动各所述模数转换单元同时将各所述模拟电信号转换为数字电信号。

优选地，所述像素阵列通过背照式工艺形成在所述上层芯片。

相较于现有技术，本发明的3D堆叠的图像传感器在下层芯片的上表面形成存储器阵列，经模数转换后的数字电信号可以直接存储于存储器阵列中，由此不会影响后续帧图像的曝光。进一步地，由于存储器阵列是在下层芯片的两层金属之间通过外延生长而成的，不需要单独设置存储芯片，制造工艺更为简单。更进一步地，像素单元、模数转换单元和存储器是一一对应的，使得一帧图像数据能够在同一时刻实现传输，大大提高了图像传感器的帧率。

附图说明

图1所示为现有技术的3D堆叠的图像传感器的示意图；

图2所示为本发明一实施例3D堆叠的图像传感器的结构示意图；

图3所示为本发明一实施例的3D堆叠的图像传感器上层芯片与下层芯片的连接示意图；

图4所示为本发明另一实施例的3D堆叠的图像传感器上层芯片与下层芯片的连接示意图；

图5所示为本发明一实施例3D堆叠的图像传感器的信号连接示意图；

图6为本发明一实施例3D堆叠的图像传感器的工作状态示意图；

图7为本发明实施例一3D堆叠的图像传感器的单个像素10位模数转换单值存储示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

以下结合附图2-7和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。

参阅图2、图3和图4，图2所示为本发明一实施例3D堆叠的图像传感器的结构示意图，图3所示为本发明一实施例的3D堆叠的图像传感器上层芯片与下层芯片的连接示意图，图4所示为本发明另一实施例的3D堆叠的图像传感器上层芯片与下层芯片的连接示意图。3D堆叠的图像传感器由上下堆叠的两个芯片11和12构成，包括像素阵列21、模数转换单元阵列22以及存储器阵列23。其中像素阵列21位于上层芯片11，像素阵列包括多个像素单元211，用于将光信号转换为模拟电信号。模数转换单元阵列22位于下层芯片12，模数转换单元阵列22包括多个模数转换单元221，用于将模拟电信号转换为数字电信号。当然，在下层芯片上还可以设置其他电路，将在后文中进一步描述。本发明的图像传感器还包括一个同样位于下层芯片12的存储器阵列23。存储器阵列23包括存储单元阵列和逻辑电路阵列，其中存储单元阵列包括多个用于存储数字电信号的存储单元231，逻辑电路阵列则包括多个用于控制存储单元读出和写入的逻辑电路232。本实施例中存储单元为阻变式存储单元RRAM。阻变式存储单元本身由特殊材料层组成，每个存储单元在特定的电压电流时序控制下，可以实现电阻的变化，通过逻辑电路对应不同电压信号产生不同的电阻阻值以实现0和1的存储。本实施例中，阻变式存储单元可以是单值的，也可以是多值的。在其他实施例中，存储单元也可以是其它类型的新型存储器如磁性存储器MRAM、铁电存储器FeRAM、相变存储器PRAM等。

本发明中存储单元阵列位于下层芯片12上。而逻辑电路阵列可以位于上层芯片，也可以位于下层芯片。在图3所示的实施例中逻辑电路阵列位于上层芯片11；而在图4所示的实施例中，逻辑电路阵列位于下层芯片12，即整个存储器阵列23位于下层芯片中。

由以上可知，在现有技术的两层上下堆叠的芯片架构上，本发明在下层芯片上部形成了一个存储单元阵列，在信号传输路径上，经模数转换后的数字电信号可以直接存储在存储器阵列中。因此，前一帧的数据直接存储到存储器阵列中，再从存储单元器慢慢输出而无需花费较长时间从模数转换单元依次串行输出信号，从而可以及时进行下一帧的曝光、信号读取等操作，提高了帧率。在具体实施工艺中，存储器阵列中的存储单元这一关键存储部分可采用新型特殊材料制作，外延生长在下层芯片11的任意两层金属之间，不需要另外单独增加一块存储芯片，布线更为灵活且工艺更为简单制造成本更低。至于下层芯片的其他部分，如模数转换单元阵列、逻辑电路阵列和其他偏置时钟接口电路等，则可使用传统FSI前照式工艺制造。上层芯片的像素阵列可通过BSI背照式工艺制造而成。图像传感器通过3D堆叠工艺制造而成。上层芯片和下层芯片可采用混合键合方式连接。具体的，在图3中，存储器阵列的逻辑电路阵列位于下层芯片，像素阵列通过混合键合与模数转换单元阵列连接。逻辑电路阵列、存储单元和模数转换到纳元阵列都位于下层芯片，通过现有的片内连接方式，如金属线等方式连接。而在图4所示的实施例中，存储器阵列的逻辑电路阵列位于上层芯片，逻辑电路阵列通过混合键合与存储单元阵列连接、还通过混合键合与模数转换单元连接，像素阵列通过混合键合与模数转换单元阵列连接。这里所说的混合键合，是通过在芯片键合界面上同时设置金属和绝缘物的键合工艺，能够提供更好的键合强度。

请继续参阅图3和图4所示的实施例，逻辑电路阵列的位置虽然不同，上下两层芯片内各部分的连接方式也不同，但图像传感器的工作原理都是相同的。具体来说，模数转换单元可包括比较电路和量化电路两部分，其中比较电路包括两个输入端和一个输出端，两个输入端分别接收像素单元信号和参考电压信号，比较电路的比较结果输出给量化电路转换为数字电信号，最终量化电路输出转化得到的数字电信号。存储单元存储模数转换单元转化得到的数字电信号，逻辑电路主要包括读写时序控制模块、灵敏放大器模块、电源管理等子单元模块等，主要负责存储单元的信号写入和读出。

在本发明的一较佳实施例中，每一个像素单元对应一个模数转换单元和一个存储器，这里存储器包括至少一个存储单元和至少一个逻辑电路。由此，一个像素单元、一个模数转换单元、一个存储器可以看做是一个子单元，而如图5所示，图像传感器可以看做是这些子单元的阵列。每个像素单元211连接一个模数转换单元221，每个模数转换单元221连接一个存储器。进一步地，在下层芯片中还包括第一驱动电路、第二驱动电路和第三驱动电路。其中第一驱动电路用于驱动存储器阵列的各逻辑电路同时导通以使经模数转换单元阵列转换的各个数字电信号并行输出至存储单元阵列；第二驱动电路用于驱动各像素单元同时将接收的光信号转换为模拟电信号；第三驱动电路用于驱动各模数转换单元同时将各模拟电信号转换为数字电信号。如此一来，所有的子单元能够同时工作，从而显著提升图像传感器的工作效率。

需要说明的是，本发明中各个像素单元的驱动信号可以独立，也可以部分或者全部连在一起。驱动信号的连线独立能使得图像传感器的使用更加灵活，这种连接方式下，每个像素单元需要一个第一驱动电路，即第一驱动电路的数量和像素单元的数量相同。然而，这样第一驱动电路会占用下层芯片较大面积。像素单元的驱动信号也可以全部连在一起，像素阵列的所有像素单元同时曝光读取，这种连接方式下，整个像素阵列只需要一个第一驱动电路，但第一驱动电路需要足够的驱动能力。像素单元的驱动也可以部分分组连接，这种连接方式下，整个像素阵列所需的第一驱动电路的数量等同于驱动的分组数，这种方式是驱动能力和面积之间的折中，但分组驱动情况下应当要求不同组的时序匹配。同样的，下层芯片的模数转换单元的驱动信号可以独立，可以全部连在一起，也可以分组驱动。驱动信号独立需要较多的第二驱动电路，驱动信号连在一起需要一个具有较大的驱动能力的第二驱动电路，驱动信号分组连接则需要保证不同组之间的驱动时序匹配。下层芯片的存储器阵列的第三驱动电路的数量也可根据需求设置为一个、和存储器数量相同或多组，在此不做赘述。

请参照图6，其所示为图像传感器的工作状态示意图，由于图像传感器能够看做是多个同时工作的子单元的阵列，那么图像传感器的工作状态和单个子单元的工作状态相同。一个子单元的工作状态可分为3个阶段，即曝光、帧前沿和信号读出，假设曝光时间为T_exp，帧前沿时间为T_fot，一个像素单元的信号读出时间为T_row，则一帧信号读出的总时间为T_total＝T_exp+T_fot+T_row，帧率为Fps＝1/T_total。如果像素阵列的行数为N，则现有普通结构读取一帧信号的时间为T_total＝T_exp+T_fot+N*T_row，而本发明中由于全部经模数转换的数字电信号都存储到存储器阵列内，且每个存储器和像素单元、模数转换单元具有一一对应的关系，各个子单元同步工作，这些数字电信号都同时并行输出到存储器阵列内了，对比可知，读取一帧信号的总时间也就是T_total＝T_exp+T_fot+T_row。相较于现有技术，本发明极大地缩短了一帧的总时间。

由于本发明中只需要存储0或1两种电压状态，因此无论阻变式存储单元是单值存储单元还是多值存储单元，模数转换单元输出的数字电信号的每一位连接一个阻变式存储单元。每一个存储器中存储单元的数量可由模数转换单元的位数来决定。由此，经转换的数字电信号可以采用并行方式写入到各个阻变式存储单元中，写入总时间短。需要注意的是，每个存储器中存储单元和逻辑电路可以是一一对应的，也可以不是一一对应的。例如在一些实施例中，同一个逻辑电路可以控制一个存储器中的全部存储单元并行存储数字电信号的各个位。参阅图7，阻变式存储单元为单值的，模数转换单元为10位(10bit)，则模数转换单元输出的像素信号为D[11:1]，其中D[10:1]为模数转换单元转化的数字电信号，最高位D[11]为符号位。存储器包括11个阻变式存储单元，记为S1～S11。逻辑电路控制将D[11:1]写入S1～S11。当像素信号需要读出时，将逻辑电路设置成读时序，从而读出每一个存储器的像素数据。

综上所述，本发明的3D堆叠的图像传感器在下层芯片的上表面形成存储器阵列，经模数转换后的数字电信号可以直接存储于存储器阵列中，由此不会影响后续帧图像的曝光。进一步地，由于存储器阵列是外延生长于下层芯片的任意两层金属之间，不需要单独设置存储芯片，制造工艺更为简单。更进一步地，像素单元、模数转换单元和存储器是一一对应的，使得一帧图像数据能够在同一时刻实现传输，大大提高了图像传感器的帧率。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (8)

1.一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列，其特征在于，

所述图像传感器由上下堆叠的上层芯片和下层芯片组成；

所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片；

所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号换为数字电信号，其位于所述下层芯片；

所述存储器阵列，其包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储所述数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制多个所述存储单元读出和写入的逻辑电路；所述存储器阵列位于所述下层芯片的上部；

所述存储器阵列外延生长于所述下层芯片的任意两层金属之间且位于所述模数转换单元阵列的上方。

2.根据权利要求 1所述的图像传感器，其特征在于，所述存储器阵列通过前照式工艺外延生长于所述下层芯片的任意两层金属之间。

3.根据权利要求1所述的图像传感器，其特征在于，所述存储单元为阻变式存储单元。

4.根据权利要求1所述的图像传感器，其特征在于，每一个像素单元对应一个模数转换单元和一个存储器，每个存储器包括至少一个存储单元和至少一个逻辑电路。

5.根据权利要求1所述的图像传感器，其特征在于，所述上层芯片和下层芯片通过混合键合连接。

6.根据权利要求1所述的图像传感器，其特征在于，所述下层芯片中还包括第一驱动电路，用于驱动所述存储器阵列的各所述逻辑电路同时导通以使经所述模数转换单元阵列转换的各个所述数字电信号并行输出至所述存储单元阵列。

7.根据权利要求6所述的图像传感器，其特征在于，所述下层芯片中还包括：

第二驱动电路，用于驱动各所述像素单元同时将接收的光信号转换为模拟电信号；以及

第三驱动电路，用于驱动各所述模数转换单元同时将各所述模拟电信号转换为数字电信号。

8.根据权利要求1所述的图像传感器，其特征在于，所述像素阵列通过背照式工艺形成在所述上层芯片。

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