JP6104772B2 - 積層構造体及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 104
- 239000010410 layer Substances 0.000 claims description 353
- 239000000758 substrate Substances 0.000 claims description 296
- 239000011241 protective layer Substances 0.000 claims description 145
- 239000000463 material Substances 0.000 claims description 118
- 238000000034 method Methods 0.000 claims description 96
- 239000011229 interlayer Substances 0.000 claims description 48
- 238000005530 etching Methods 0.000 claims description 47
- 239000012790 adhesive layer Substances 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 38
- 239000000853 adhesive Substances 0.000 claims description 19
- 230000001070 adhesive effect Effects 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000010408 film Substances 0.000 description 47
- 230000036961 partial effect Effects 0.000 description 42
- 238000007747 plating Methods 0.000 description 29
- 238000000926 separation method Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- XMWRBQBLMFGWIX-UHFFFAOYSA-N C60 fullerene Chemical class C12=C3C(C4=C56)=C7C8=C5C5=C9C%10=C6C6=C4C1=C1C4=C6C6=C%10C%10=C9C9=C%11C5=C8C5=C8C7=C3C3=C7C2=C1C1=C2C4=C6C4=C%10C6=C9C9=C%11C5=C5C8=C3C3=C7C1=C1C2=C4C6=C2C9=C5C3=C12 XMWRBQBLMFGWIX-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- 150000008378 aryl ethers Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000090 poly(aryl ether) Polymers 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- BFKJFAAPBSQJPD-UHFFFAOYSA-N tetrafluoroethene Chemical group FC(F)=C(F)F BFKJFAAPBSQJPD-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
下から、配線、絶縁層及び基板が積層されて成る積層構造体であって、
積層構造体の側面から配線の端部が突出しており、
絶縁層を構成する材料と異なる材料から成る保護層が、絶縁層と少なくとも配線の一部との間に形成されている。
絶縁層が形成され、絶縁層上に第1の配線が形成された基板、及び、
第2の配線が形成された基体、
を備えており、
基板は、第1の配線と第2の配線とが離間した状態であって、第1の配線と第2の配線とが対向した状態で、基体と接合されており、
少なくとも第1の配線の端面、及び、第2の配線の一部が露出した開口部が、基板及び絶縁層に形成されており、
開口部には導電材料が埋め込まれており、
絶縁層を構成する材料と異なる材料から成る保護層が、絶縁層と少なくとも第1の配線の一部との間に形成されている。
(A)基板上に絶縁層を形成し、少なくとも配線を形成すべき絶縁層の領域の少なくとも一部の上に、絶縁層を構成する材料と異なる材料から成る保護層を形成し、次いで、端部を有する配線を形成した後、
(B)基板の配線が形成されている側と支持基板とを接合し、次いで、
(C)基板を薄くした後、
(D)基板及び絶縁層をエッチングし、以て、保護層によって表面が被覆された配線の端部が露出した溝部を形成し、その後、
(E)溝部に露出した保護層を除去し、配線の端部を露出させる、
各工程を備えている。
第2の配線が形成された基体を準備しておき、
(A)基板上に絶縁層を形成し、少なくとも第1の配線を形成すべき絶縁層の領域の少なくとも一部の上に、絶縁層を構成する材料と異なる材料から成る保護層を形成し、次いで、端面を有する第1の配線を形成した後、
(B)第1の配線と第2の配線とが離間した状態であって、第1の配線と第2の配線とが対向した状態で、基板と基体とを接合し、次いで、
(C)基板を薄くした後、
(D)基板及び絶縁層をエッチングし、以て、第2の配線の一部及び少なくとも第1の配線の端面が露出した開口部を形成し、その後、
(E)開口部に導電材料を埋め込む、
各工程を備えている。
1.本開示の第1の態様〜第2の態様に係る積層構造体及びその製造方法、全般に関する説明
2.実施例1(本開示の第1の態様に係る積層構造体及びその製造方法)
3.実施例2(実施例1の変形)
4.実施例3(実施例1の別の変形)
5.実施例4(実施例1の更に別の変形)
6.実施例5(実施例1の更に別の変形)
7.実施例6(実施例5の変形)
8.実施例7(本開示の第2の態様に係る積層構造体及びその製造方法)、その他
本開示の第1の態様〜第2の態様に係る積層構造体、あるいは又、本開示の第1の態様〜第2の態様に係る積層構造体の製造方法において、保護層を構成する材料は、絶縁層を構成する材料よりもエッチングされ難い形態とすることが好ましい。限定するものではないが、絶縁層のエッチングレートを「1」としたとき、保護層のエッチングレートは「0.1」以下であることが好ましい。
前記工程(D)において、溝部の形成の際、配線の下方に位置する接着剤層の一部をエッチングし、
前記工程(D)と工程(E)の間で、基板上及び溝部内に第2絶縁層を形成する、
工程を備えている形態とすることができる。そして、この場合、基板上及び溝部内に第2絶縁層を形成した後、少なくとも溝部の側壁上の第2絶縁層の上に遮光膜を形成する形態とすることができるし、更には、溝部の側壁上及び基板上の第2絶縁層の部分の上に遮光膜を形成する形態とすることができるし、更には、これらの場合、遮光膜を形成した後、遮光膜上に(場合によっては、遮光膜上及び第2絶縁層上に)、第3絶縁層を形成する形態とすることができる。前記工程(D)において、溝部の形成の際、配線の下方に位置する接着剤層の一部をエッチングするので、少なくとも第2絶縁層に不連続な部分が形成される。その結果、最終的に支持基板を基板から容易に除去することが可能となるし、支持基板を取り外した後の積層構造体の位置決め精度が低下することが無いし、後述する実装用基板への積層構造体の正確な配置を行うことが可能となる。
基板は半導体基板から成り、
基板には素子(具体的には、例えば、トランジスタ)が形成されており、
素子と配線(あるいは第1の配線)とを接続する接続部が絶縁層に形成されている形態とすることができる。素子をトランジスタから構成する場合の積層構造体として、具体的には、例えば、一辺が60μm乃至150μmの微細な半導体装置を挙げることができる。
本開示の第1の態様に係る積層構造体あるいはその製造方法によって得られる積層構造体、並びに、
配線部が形成された実装用基板、
を備えており、
各積層構造体の下面と実装用基板とは、接着材料層によって接着されており、
各積層構造体の配線の端部と実装用基板に設けられた配線部とは、メッキ層を介して電気的に接続されている。
本開示の第1の態様に係る積層構造体あるいはその製造方法によって得られる積層構造体、並びに、
配線部が形成された実装用基板、
を備えており、
各積層構造体の下面と実装用基板とは、接着材料層(例えば、光硬化型接着材料層)によって接着されており、
各積層構造体の配線の端部と実装用基板に設けられた配線部とは、メッキ層を介して電気的に接続されており、
各積層構造体において、基板は半導体基板から成り、基板には第1の素子が形成されており、第1の素子と配線とは、絶縁層に設けられた接続部を介して電気的に接続されており、
各積層構造体に隣接して、実装用基板上には第2の素子が配置されており、
第1の素子と第2の素子とは、実装用基板に設けられた配線部によって電気的に接続されており(具体的には、例えば、メッキ層を介して電気的に接続されており)、
第2の素子は第1の素子によって駆動される。
複数の積層構造体及び第2の素子は、対の状態で、2次元マトリクス状に配列されており、
第1の素子はトランジスタから成り、
第2の素子は発光素子から成り、
画像表示装置を構成する形態とすることができる。あるいは又、第1の態様〜第3の態様に係る電子デバイスにおいて、
第1の素子はトランジスタから成り、
第2の素子はセンサから成り、
センサアレイを構成する形態とすることができる。
具体的には、先ず、シリコン半導体基板から成る基板11に、周知の方法に基づき素子(具体的には、トランジスタ、より具体的には、電界効果トランジスタ,FET)12を形成する。尚、参照番号13,14,15,16は、ゲート電極、ゲート絶縁層、チャネル形成領域、ソース/ドレイン領域である。そして、素子12が形成された基板11の上に、周知のCVD法に基づき、SiO2から成る絶縁層21を形成し、絶縁層21上に(具体的には、実施例1にあっては、配線32を形成すべき絶縁層21の領域、及び、配線32と配線32の間に位置する絶縁層21の領域を含む領域の上に)、絶縁層21を構成する材料と異なる材料(具体的には、SiN)から成る保護層22を、CVD法及びエッチング技術に基づき形成する(図1A参照)。
その後、端部を有する配線32を保護層22の上に形成する。併せて、配線32と配線32の間に層間絶縁層23を形成し、素子12と配線32とを接続する接続部31を絶縁層21及び保護層22に形成する。具体的には、保護層22の上に、CVD法に基づき層間絶縁層23を形成する。そして、配線32を形成すべき層間絶縁層23の部分に凹部(溝)を形成し、更に、接続部31を形成すべき絶縁層21及び保護層22の部分に、素子12のソース/ドレイン領域16に達する孔部を形成する。そして、例えば、メッキ法に基づき、孔部及び凹部(溝)を銅層によって埋める。こうして、所謂デュアルダマシン法に基づき、端面33を有する配線32及び接続部31を得ることができる(図1B、図1C及び図1D参照)。但し、配線32、接続部31、保護層22の形成方法は、このような方法に限定するものではない。このように、層間絶縁層23を形成した後、配線32等を形成してもよいし、配線32等を形成した後、層間絶縁層23を形成してもよい。配線32の端面33から、保護層22の端面22Aは突出している。
次いで、基板11の配線32が形成されている側と、石英基板から成る支持基板40とを接合する。具体的には、配線32及び層間絶縁層23を介して、基板11と支持基板40とを接合する。より具体的には、接着剤層43を用いて、周知の方法に基づき、基板11と支持基板40とを接合する(図2A、図2B参照)。
その後、例えば、CMP法に基づき、基板11の厚さを、例えば、10μm程度まで薄くする(図2C参照)。
次に、基板11及び絶縁層21をエッチングして、保護層22によって表面が被覆された配線32の端部が露出した溝部45を形成する。具体的には、基板11及び絶縁層21をエッチングする。より具体的には、基板11の頂面11Aの上にエッチング用レジスト44を周知の方法で形成する(図3A、図3B参照)。そして、基板11、絶縁層21及び層間絶縁層23をエッチングする(図4A、図4B参照)。このとき、保護層22はエッチングされず、且つ、絶縁層21及び層間絶縁層23はエッチングされるようなエッチング条件を選択する。こうして、溝部(分離溝)45を形成することができるが、溝部(分離溝)45には、保護層22によって表面が被覆された配線32の一部が露出する。ここで、溝部45に露出した配線32の一部は、接続端子部である。図4A、図4Bに示すように、絶縁層21及び層間絶縁層23のエッチング時、保護層22が、若干、エッチングされる場合もあるが、配線32は保護層22によって被覆されているので、配線32に損傷等が発生することを防止することができる。また、溝部45の形成の際、基板11と支持基板40の接合部をエッチングする。具体的には、基板11と支持基板40との接合部である接着剤層43の一部をエッチングする。
次いで、溝部45に露出した保護層22を除去し、配線32の端部を露出させる。具体的には、エッチング条件を変更して、溝部(分離溝)45に露出した保護層22を除去し、配線32の一部の表面を露出させる(図5A、図5B参照)。その後、エッチング用レジスト44を除去することで、図6Aに示す構造を有する実施例1の積層構造体(半導体装置)を得ることができる。積層構造体のそれぞれは、相互に分離される。
接着層(粘着層)が全面に形成された中継基板(図示せず)を準備する。そして、接着層と基板11の頂面11Aとを接触させ、接着層に基板11の頂面11Aを付着させる。その後、支持基板側からエキシマレーザを接着剤層43に照射することでレーザ・アブレージョンを生じさせ、接着剤層43と支持基板40の界面において積層構造体10から支持基板40を取り外し、中継基板によって保持する。その後、中継基板に保持された積層構造体10を実装用基板(例えば、プリント配線板)50に配置し、中継基板を周知の方法で除去した後、実装用基板50に設けられた配線部51と配線32の端部とを電気的に接続する。具体的には、配線32の射影像と配線部51の射影像とが一部分で重なった状態となるように、実装用基板50上の未硬化接着材料層の上に積層構造体10を配し、次いで、中継基板を除去した後、未硬化接着材料層を硬化させ、その後、配線32の端部と配線部51とを電気的に接続する。こうして、図6Bに示すように、実装用基板50に積層構造体(半導体装置)10が取り付けられた構造を得ることができる。尚、図6Bにおいて、参照番号52は、実装用基板50に積層構造体10を固定するための光硬化型接着材料層を示し、参照番号53は、接続端子部として機能する配線32の端部と配線部51とを電気的に接続するメッキ層を表す。第2の素子(具体的には、発光素子であり、例えば、発光ダイオード、LED)60は、光硬化型接着材料層54によって実装用基板50に固定されており、配線部51と、第2の素子60に設けられたボンディング・パッド部61とは、メッキ層55によって電気的に接続されている。周知の転写法に基づき、第2の素子60を実装用基板50に固定することができる。
実施例1の積層構造体10、並びに、
配線部51が形成された実装用基板50、
を備えており、
各積層構造体10の下面と実装用基板50とは、接着材料層(例えば、光硬化型接着材料層52)によって接着されており、
各積層構造体10の配線32の端部と実装用基板50に設けられた配線部51とは、メッキ層53を介して電気的に接続されている。
実施例1の積層構造体10、並びに、
配線部51が形成された実装用基板50、
を備えており、
各積層構造体10の下面と実装用基板50とは、接着材料層(例えば、光硬化型接着材料層52)によって接着されており、
各積層構造体10の配線32の端部と実装用基板50に設けられた配線部51とは、メッキ層53を介して電気的に接続されており、
各積層構造体10において、基板11は半導体基板から成り、基板11には第1の素子12が形成されており、第1の素子12と配線32とは、絶縁層21、更には、保護層22に設けられた接続部31を介して電気的に接続されており、
各積層構造体10に隣接して、実装用基板50上には第2の素子60が配置されており、
第1の素子12と第2の素子60とは、実装用基板50に設けられた配線部51によって電気的に接続されており(具体的には、メッキ層53を介して電気的に接続されており)、
第2の素子60は第1の素子12によって駆動される。
複数の積層構造体10及び第2の素子60は、対の状態で、2次元マトリクス状に配列されており、
第1の素子12はトランジスタから成り、
第2の素子60は発光素子から成り、
画像表示装置を構成する。
実施例5の積層構造体の製造方法にあっては、実施例1の[工程−100]〜[工程−140]と同様の工程を実行した後、エッチング用レジスト44を除去する(図13A参照)。こうして、保護層22によって表面が被覆された配線32の端部が露出した溝部(分離溝)45を形成することができる。
次に、基板11の上及び溝部45内に、周知のCVD法に基づき、SiO2から成る第2絶縁層70を形成する。尚、第2絶縁層70を構成する材料として、その他、SiON、SiN、Al2O3、Ta2O5を挙げることができる。また、形成方法として、PVD法を採用してもよい。
その後、少なくとも溝部45の側壁上の第2絶縁層70の上に遮光膜71を形成する。尚、実施例5にあっては、溝部45の側壁及び基板11の上の第2絶縁層70の上に遮光膜71を形成する。具体的には、第2絶縁層70の上に、周知のスパッタリング法に基づき、Tiから成る遮光膜71を形成する(図13B参照)。その後、溝部45の底面及び支持基板40の露出面の上に位置する遮光膜71の部分及び第2絶縁層70の部分を、エッチング技術に基づき除去する(図14A参照)。このときにも、配線32は保護層22によって被覆されているので、配線32に損傷が発生することを防止することができるだけでなく、溝部45の底面及び支持基板40の露出面上に位置する遮光膜71の部分及び第2絶縁層70の部分を確実に除去することができる。また、溝部45内における遮光膜71の下端部と配線32との間の距離L(図14A参照)は、溝部45の底部における第2絶縁層70の膜厚及び保護層22の膜厚によって規定されるので、この距離Lのバラツキを少なくすることができ、プロセスの安定化を図ることができる結果、遮光性能の向上、積層構造体(半導体装置)10の特性の安定化を図ることができる。尚、一般に、溝部45の底面及び支持基板40の露出面の上方に位置する遮光膜71の部分の厚さは、基板11の上方に位置する遮光膜71の部分の厚さよりも薄いので、溝部45の底面及び支持基板40の露出面の上に位置する遮光膜71の部分及び第2絶縁層70の部分を、選択的にエッチングすることができる。
こうして遮光膜71を形成した後、実施例5にあっては、遮光膜71上に第3絶縁層72を形成する。具体的には、全面に、周知のCVD法に基づき、SiO2から成る第3絶縁層72を形成し、その後、エッチング技術に基づき、溝部45の底面及び支持基板40の露出面上に位置する第3絶縁層72を除去する。尚、一般に、溝部45の底面及び支持基板40の露出面の上方に位置する第3絶縁層72の部分の厚さは、基板11の上方に位置する第3絶縁層72の部分の厚さよりも薄いので、溝部45の底面及び支持基板40の露出面の上に位置する第3絶縁層72の部分を、選択的にエッチングすることができる。また、配線32の端面33の上には、第2絶縁層70、遮光膜71、第3絶縁層72が残される。こうして、図14Bに示す構造を得ることができる。その後、配線32の上の保護層22を除去する実施例1の[工程−150]以降の工程を実行することで、実施例5の積層構造体を得ることができる。尚、積層構造体10の側面10Aが第2絶縁層70、遮光膜71等で覆われているので、実施例1の[工程−150]と同様の工程において、保護層22を除去するとき、たとえ、配線32がエッチングされてエッチング残渣が生じたとしても、エッチング残渣が積層構造体10の側面10Aから積層構造体10に侵入することを阻止することができる。
絶縁層121が形成され、絶縁層121上に第1の配線132が形成された基板111、及び、
第2の配線142が形成された基体140、
を備えている。そして、
基板111は、第1の配線132と第2の配線142とが離間した状態であって、第1の配線132と第2の配線142とが対向した状態で(即ち、第1の配線132の射影像と第2の配線142の射影像とが一部分で重なった状態で)、基体140と接合されており、
少なくとも第1の配線132の端面133、及び、第2の配線142の一部が露出した開口部(孔部)145が、基板111及び絶縁層121に形成されており、
開口部145には導電材料146が埋め込まれており、
絶縁層121を構成する材料と異なる材料から成る保護層122が、絶縁層121と少なくとも第1の配線132の一部との間に形成されている。尚、開口部145には、具体的には、第1の配線132の一部及び第1の配線132の端面133並びに第2の配線142の一部が露出している。また、保護層122を構成する材料は、絶縁層121を構成する材料よりもエッチングされ難い。
具体的には、先ず、実施例1の[工程−100]と同様にして、シリコン半導体基板から成る基板111に素子12を形成する。そして、実施例1の[工程−100]と同様にして、素子12が形成された基板111の上に、周知のCVD法に基づき、SiO2から成る絶縁層121を形成し、絶縁層121上に(具体的には、実施例7にあっては、第1の配線132を形成すべき絶縁層121の領域上、及び、第1の配線132と第1の配線132の間に位置する絶縁層121の領域上に)、絶縁層121を構成する材料と異なる材料(具体的には、SiN)から成る保護層122を、CVD法及びエッチング技術に基づき形成する。次いで、実施例1の[工程−110]と同様にして、保護層122上に第1の配線132を形成し、併せて、素子12と第1の配線132とを接続する接続部31を形成し、また、第1の配線132と第1の配線132との間に、SiO2から成る層間絶縁層123を形成する。尚、層間絶縁層123を形成した後、配線132等を形成してもよいし、配線132等を形成した後、層間絶縁層123を形成してもよい。こうして、図16Aに示す構造を得ることができるが、図16Aにおいては、天地を逆にして表示している。
そして、第2の配線142と第1の配線132とが離間した状態であって、第1の配線132と第2の配線142とが対向した状態で(即ち、第1の配線132の射影像と第2の配線142の射影像とが一部分で重なった状態で)、基板111と基体140とを接合する。具体的には、接着剤層143を用いて、周知の方法に基づき、基板111と基体140とを接合する(図16B、図16C参照)。
その後、例えば、CMP法に基づき、基板111の厚さを、例えば、10μm程度まで薄くする(図17A参照)。
次に、基板111及び絶縁層121をエッチングし、第2の配線142の一部及び少なくとも第1の配線132の端面133が露出した開口部(孔部)145を形成する。具体的には、基板111の頂面111Aの上にエッチング用レジスト144を周知の方法で形成する(図17B参照)。そして、基板111、絶縁層121及び層間絶縁層123をエッチングする(図18A参照)。このとき、保護層122はエッチングされず、且つ、絶縁層121及び層間絶縁層123はエッチングされるようなエッチング条件を選択する。更には、開口部145の形成の際、基板111と基体140の接合部をエッチングする。具体的には、基板111と基体140とを接着剤層143を用いて接合しているので、接着剤層143の一部をエッチングする。こうして、開口部(孔部)145を形成することができるが、開口部145には、第2の配線142の一部及び少なくとも第1の配線132の端面133(具体的には、第2の配線142の一部、第1の配線132の一部及び第1の配線132の端面133)が露出している。開口部145に露出した第1の配線132の一部は、保護層122によって表面が被覆された状態にある。図18Aに示すように、このとき、保護層122が、若干、エッチングされる場合もあるが、保護層122を構成する材料は、絶縁層121を構成する材料よりもエッチングされ難く、第1の配線132は保護層122によって被覆されているので、第1の配線132に損傷等が発生することを防止することができる。また、第2の配線142を厚く形成しておけば、第2の配線142に大きな損傷等が発生することを防止することができる。尚、少なくとも、開口部145の底部に位置する第2の配線142の部分の表面に、保護層122と同じ材料から成る保護膜を形成してもよい。
次いで、エッチング条件を変更して、開口部145に露出した保護層122を除去し、第1の配線132の一部の表面を露出させる(図18B参照)。尚、保護層122の除去は必須ではない。第1の配線132の端面133が露出していれば、導電材料146との間で導通が取れる。その後、エッチング用レジスト144を除去する。
その後、周知の方法に基づき、開口部145に導電材料146を埋め込む(図19参照)。
[A01]《積層構造体:第1の態様》
下から、配線、絶縁層及び基板が積層されて成る積層構造体であって、
積層構造体の側面から配線の端部が突出しており、
絶縁層を構成する材料と異なる材料から成る保護層が、絶縁層と少なくとも配線の一部との間に形成されている積層構造体。
[A02]保護層を構成する材料は、絶縁層を構成する材料よりもエッチングされ難い[A01]に記載の積層構造体。
[A03]基板は半導体基板から成り、
基板には素子が形成されており、
素子と配線とを接続する接続部が絶縁層に形成されている[A01]又は[A02]に記載の積層構造体。
[A04]保護層は、絶縁層と少なくとも配線の一部との間、及び、少なくとも配線の一部と配線の一部との間に形成されている[A01]乃至[A03]のいずれか1項に記載の積層構造体。
[A05]層間絶縁層が配線と配線の間に形成されており、層間絶縁層と絶縁層との間に保護層が形成されている[A04]に記載の積層構造体。
[A06]配線の端部の端面は、層間絶縁層によって被覆されている[A05]に記載の積層構造体。
[A07]保護層は、絶縁層の下方に位置する配線の部分の頂面の少なくとも一部に形成されている[A01]乃至[A06]のいずれか1項に記載の積層構造体。
[A08]保護層は、絶縁層の下方に位置する配線の部分の頂面に形成されている[A01]乃至[A06]のいずれか1項に記載の積層構造体。
[A09]保護層は、絶縁層の下方に位置する配線の部分の頂面から側面に亙り形成されている[A08]に記載の積層構造体。
[A10]配線の端部の端面は、保護層によって被覆されている[A09]に記載の積層構造体。
[A11]配線の端部は接続端子部である[A01]乃至[A10]のいずれか1項に記載の積層構造体。
[A12]少なくとも積層構造体の側面には、第2絶縁層が形成されている[A01]乃至[A11]のいずれか1項に記載の積層構造体。
[A13]積層構造体の頂面にも第2絶縁層が形成されている[A12]に記載の積層構造体。
[A14]第2絶縁層は、積層構造体の下面の一部にまで延在している[A12]又は[A13]に記載の積層構造体。
[A15]積層構造体の下面には接着剤層が形成されており、第2絶縁層は、接着剤層の一部にまで延在している[A12]又は[A13]に記載の積層構造体。
[A16]第2絶縁層の上には遮光膜が形成されている[A12]乃至[A15]のいずれか1項に記載の積層構造体。
[A17]遮光膜上には第3絶縁層が形成されている[A15]に記載の積層構造体。
[B01]《積層構造体:第2の態様》
絶縁層が形成され、絶縁層上に第1の配線が形成された基板、及び、
第2の配線が形成された基体、
を備えており、
基板は、第1の配線と第2の配線とが離間した状態であって、第1の配線と第2の配線とが対向した状態で、基体と接合されており、
少なくとも第1の配線の端面、及び、第2の配線の一部が露出した開口部が、基板及び絶縁層に形成されており、
開口部には導電材料が埋め込まれており、
絶縁層を構成する材料と異なる材料から成る保護層が、絶縁層と少なくとも第1の配線の一部との間に形成されている積層構造体。
[B02]保護層を構成する材料は、絶縁層を構成する材料よりもエッチングされ難い[B01]に記載の積層構造体。
[B03]保護層は、絶縁層と少なくとも第1の配線の一部との間、及び、少なくとも第1の配線の一部と第1の配線の一部との間に形成されている[B01]又は[B02]に記載の積層構造体。
[B04]層間絶縁層が、第1の配線と第1の配線の間であって、保護層と絶縁層との間に形成されており、層間絶縁層と絶縁層との間に保護層が形成されている[B03]に記載の積層構造体。
[B05]保護層は、絶縁層の下方に位置する第1の配線の部分の頂面の少なくとも一部に形成されている[B01]乃至[B04]のいずれか1項に記載の積層構造体。
[B06]保護層は、絶縁層の下方に位置する第1の配線の部分の頂面に形成されている[B01]乃至[B04]のいずれか1項に記載の積層構造体。
[B07]保護層は、絶縁層の下方に位置する第1の配線の部分の頂面から側面に亙り形成されている[B06]に記載の積層構造体。
[C01]《積層構造体の製造方法:第1の態様》
(A)基板上に絶縁層を形成し、少なくとも配線を形成すべき絶縁層の領域の少なくとも一部の上に、絶縁層を構成する材料と異なる材料から成る保護層を形成し、次いで、端部を有する配線を形成した後、
(B)基板の配線が形成されている側と支持基板とを接合し、次いで、
(C)基板を薄くした後、
(D)基板及び絶縁層をエッチングし、以て、保護層によって表面が被覆された配線の端部が露出した溝部を形成し、その後、
(E)溝部に露出した保護層を除去し、配線の端部を露出させる、
各工程を備えている積層構造体の製造方法。
[C02]前記工程(A)には、配線と配線との間に層間絶縁層を形成する工程が含まれる[C01]に記載の積層構造体の製造方法。
[C03]前記工程(A)において、配線を形成すべき絶縁層の領域に凹部を形成し、次いで、凹部の側面及び底面に、絶縁層を構成する材料と異なる材料から成る保護層を形成した後、凹部内に配線を形成する[C01]又は[C02]に記載の積層構造体の製造方法。
[C04]前記工程(D)において、溝部の形成の際、基板と支持基板の接合部をエッチングする[C01]乃至[C03]のいずれか1項に記載の積層構造体の製造方法。
[C05]更に、支持基板の一部をエッチングする[C04]に記載の積層構造体の製造方法。
[C06]前記工程(B)において、基板の配線が形成されている側と支持基板とを接着剤層を用いて接合する[C01]乃至[C03]のいずれか1項に記載の積層構造体の製造方法。
[C07]前記工程(D)において、溝部の形成の際、接着剤層の一部をエッチングする[C06]に記載の積層構造体の製造方法。
[C08]前記工程(D)において、溝部の形成の際、配線の下方に位置する接着剤層の一部をエッチングし、
前記工程(D)と工程(E)の間で、基板上及び溝部内に第2絶縁層を形成する、
工程を備えている[C01]乃至[C07]のいずれか1項に記載の積層構造体の製造方法。
[C09]基板上及び溝部内に第2絶縁層を形成した後、少なくとも溝部の側壁上の第2絶縁層の上に遮光膜を形成する[C08]に記載の積層構造体の製造方法。
[C10]溝部の側壁上及び基板上の第2絶縁層の部分の上に遮光膜を形成する[C09]に記載の積層構造体の製造方法。
[C11]遮光膜を形成した後、遮光膜上に第3絶縁層を形成する[C09]又は[C10]に記載の積層構造体の製造方法。
[C12]保護層を構成する材料は、絶縁層を構成する材料よりもエッチングされ難い[C01]乃至[C11]のいずれか1項に記載の積層構造体の製造方法。
[C13]配線の端部は接続端子部である[C01]乃至[C12]のいずれか1項に記載の積層構造体の製造方法。
[D01]《積層構造体の製造方法:第2の態様》
第2の配線が形成された基体を準備しておき、
(A)基板上に絶縁層を形成し、少なくとも第1の配線を形成すべき絶縁層の領域の少なくとも一部の上に、絶縁層を構成する材料と異なる材料から成る保護層を形成し、次いで、端面を有する第1の配線を形成した後、
(B)第1の配線と第2の配線とが離間した状態であって、第1の配線と第2の配線とが対向した状態で、基板と基体とを接合し、次いで、
(C)基板を薄くした後、
(D)基板及び絶縁層をエッチングし、以て、第2の配線の一部及び少なくとも第1の配線の端面が露出した開口部を形成し、その後、
(E)開口部に導電材料を埋め込む、
各工程を備えている積層構造体の製造方法。
[D02]保護層を構成する材料は、絶縁層を構成する材料よりもエッチングされ難い[D01]に記載の積層構造体の製造方法。
[D03]前記工程(A)には、第1の配線と第1の配線との間に層間絶縁層を形成する工程が含まれる[D01]又は[D02]に記載の積層構造体の製造方法。
[D04]前記工程(A)において、第1の配線を形成すべき絶縁層の領域に凹部を形成し、次いで、凹部の側面及び底面に、絶縁層を構成する材料と異なる材料から成る保護層を形成した後、凹部内に第1の配線を形成する[D01]乃至[D03]のいずれか1項に記載の積層構造体の製造方法。
[D05]前記工程(D)において、開口部の形成の際、基板と基体の接合部をエッチングする[D01]乃至[D04]のいずれか1項に記載の積層構造体の製造方法。
[D06]前記工程(B)において、基板と基体とを接着剤層を用いて接合する[D01]乃至[D05]のいずれか1項に記載の積層構造体の製造方法。
[D07]前記工程(D)において、開口部の形成の際、接着剤層の一部をエッチングする[D06]に記載の積層構造体の製造方法。
[E01]《実装基板:第1の態様》
[A01]乃至[A17]のいずれか1項に記載の積層構造体を備えている実装基板。
[E02]配線部が形成された実装用基板に、配線と配線部とが電気的に接続された状態で、積層構造体が実装されている[E01]に記載の実装基板。
[E03]《実装基板:第2の態様》
[A01]乃至[A17]のいずれか1項に記載の積層構造体、並びに、
配線部が形成された実装用基板、
を備えており、
各積層構造体の下面と実装用基板とは、接着材料層によって接着されており、
各積層構造体の配線の端部と実装用基板に設けられた配線部とは、メッキ層を介して電気的に接続されている実装基板。
[F01]《電子デバイス:第1の態様》
[A01]乃至[A17]のいずれか1項に記載の積層構造体を備えた電子デバイス。
[F02]《電子デバイス:第2の態様》
[A01]乃至[A17]のいずれか1項に記載の積層構造体、並びに、
配線部が形成された実装用基板、
を備えており、
各積層構造体の下面と実装用基板とは、接着材料層によって接着されており、
各積層構造体の配線の端部と実装用基板に設けられた配線部とは、メッキ層を介して電気的に接続されている電子デバイス。
[F03]《電子デバイス:第3の態様》
[A01]乃至[A17]のいずれか1項に記載の積層構造体、並びに、
配線部が形成された実装用基板、
を備えており、
各積層構造体の下面と実装用基板とは、接着材料層によって接着されており、
各積層構造体の配線の端部と実装用基板に設けられた配線部とは、メッキ層を介して電気的に接続されており、
各積層構造体において、基板は半導体基板から成り、基板には第1の素子が形成されており、第1の素子と配線とは、絶縁層に設けられた接続部を介して電気的に接続されており、
各積層構造体に隣接して、実装用基板上には第2の素子が配置されており、
第1の素子と第2の素子とは、実装用基板に設けられた配線部によって電気的に接続されており、
第2の素子は第1の素子によって駆動される電子デバイス。
[F04]複数の積層構造体及び第2の素子は、対の状態で、2次元マトリクス状に配列されており、
第1の素子はトランジスタから成り、
第2の素子は発光素子から成り、
画像表示装置を構成する[F03]に記載の電子デバイス。
[F05]第1の素子はトランジスタから成り、
第2の素子はセンサから成り、
センサアレイを構成する[F03]に記載の電子デバイス。
Claims (17)
- 下から、配線、絶縁層及び基板が積層されて成る積層構造体であって、
積層構造体の側面から配線の端部が突出しており、
絶縁層を構成する材料と異なる材料から成る保護層が、絶縁層と少なくとも配線の一部との間に形成されており、
少なくとも積層構造体の側面には、第2絶縁層が形成されており、
第2絶縁層の上には遮光膜が形成されている積層構造体。 - 絶縁層のエッチングレートを1としたとき、保護層のエッチングレートは0.1以下である請求項1に記載の積層構造体。
- 基板は半導体基板から成り、
基板には素子が形成されており、
素子と配線とを接続する接続部が絶縁層に形成されている請求項1に記載の積層構造体。 - 保護層は、絶縁層の下方に位置する配線の部分の頂面の少なくとも一部に形成されている請求項1に記載の積層構造体。
- 配線の端部は接続端子部である請求項1に記載の積層構造体。
- 遮光膜上には第3絶縁層が形成されている請求項1に記載の積層構造体。
- 絶縁層が形成され、絶縁層上に第1の配線が形成された基板、及び、
第2の配線が形成された基体、
を備えており、
基板は、第1の配線と第2の配線とが離間した状態であって、第1の配線と第2の配線とが対向した状態で、基体と接合されており、
少なくとも第1の配線の端面、及び、第2の配線の一部が露出した開口部が、基板及び絶縁層に形成されており、
開口部には導電材料が埋め込まれており、
絶縁層を構成する材料と異なる材料から成る保護層が、絶縁層と少なくとも第1の配線の一部との間に形成されている積層構造体。 - 絶縁層のエッチングレートを1としたとき、保護層のエッチングレートは0.1以下である請求項7に記載の積層構造体。
- (A)基板上に絶縁層を形成し、少なくとも配線を形成すべき絶縁層の領域の少なくとも一部の上に、絶縁層を構成する材料と異なる材料から成る保護層を形成し、次いで、端部を有する配線を形成した後、
(B)基板の配線が形成されている側と支持基板とを接合し、次いで、
(C)基板を薄くした後、
(D)基板及び絶縁層をエッチングし、以て、保護層によって表面が被覆された配線の端部が露出した溝部を形成し、その後、
(E)溝部に露出した保護層を除去し、配線の端部を露出させる、
各工程を備えており、
工程(A)において、配線を形成すべき絶縁層の領域に凹部を形成し、次いで、凹部の側面及び底面に、絶縁層を構成する材料と異なる材料から成る保護層を形成した後、凹部内に配線を形成する積層構造体の製造方法。 - 前記工程(A)には、配線と配線との間に層間絶縁層を形成する工程が含まれる請求項9に記載の積層構造体の製造方法。
- 前記工程(B)において、基板の配線が形成されている側と支持基板とを接着剤層を用いて接合する請求項9に記載の積層構造体の製造方法。
- 前記工程(D)において、溝部の形成の際、接着剤層の一部をエッチングする請求項11に記載の積層構造体の製造方法。
- (A)基板上に絶縁層を形成し、少なくとも配線を形成すべき絶縁層の領域の少なくとも一部の上に、絶縁層を構成する材料と異なる材料から成る保護層を形成し、次いで、端部を有する配線を形成した後、
(B)基板の配線が形成されている側と支持基板とを接合し、次いで、
(C)基板を薄くした後、
(D)基板及び絶縁層をエッチングし、以て、保護層によって表面が被覆された配線の端部が露出した溝部を形成し、その後、
(E)溝部に露出した保護層を除去し、配線の端部を露出させる、
各工程を備えており、
工程(D)において、溝部の形成の際、配線の下方に位置する接着剤層の一部をエッチングし、
工程(D)と工程(E)の間で、基板上及び溝部内に第2絶縁層を形成する、
工程を備えている積層構造体の製造方法。 - 保護層を構成する材料は、絶縁層を構成する材料よりもエッチングされ難い請求項9又は請求項13に記載の積層構造体の製造方法。
- 配線の端部は接続端子部である請求項9又は請求項13に記載の積層構造体の製造方法。
- 第2の配線が形成された基体を準備しておき、
(A)基板上に絶縁層を形成し、少なくとも第1の配線を形成すべき絶縁層の領域の少なくとも一部の上に、絶縁層を構成する材料と異なる材料から成る保護層を形成し、次いで、端面を有する第1の配線を形成した後、
(B)第1の配線と第2の配線とが離間した状態であって、第1の配線と第2の配線とが対向した状態で、基板と基体とを接合し、次いで、
(C)基板を薄くした後、
(D)基板及び絶縁層をエッチングし、以て、第2の配線の一部及び少なくとも第1の配線の端面が露出した開口部を形成し、その後、
(E)開口部に導電材料を埋め込む、
各工程を備えている積層構造体の製造方法。 - 絶縁層のエッチングレートを1としたとき、保護層のエッチングレートは0.1以下である請求項16に記載の積層構造体の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013193060A JP6104772B2 (ja) | 2013-03-29 | 2013-09-18 | 積層構造体及びその製造方法 |
CN201410074929.9A CN104078444B (zh) | 2013-03-29 | 2014-03-03 | 堆叠结构和制造堆叠结构的方法 |
US14/220,791 US10217666B2 (en) | 2013-03-29 | 2014-03-20 | Stacked structure having a protective layer between an insulation layer and wiring |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013070850 | 2013-03-29 | ||
JP2013070850 | 2013-03-29 | ||
JP2013193060A JP6104772B2 (ja) | 2013-03-29 | 2013-09-18 | 積層構造体及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014209533A JP2014209533A (ja) | 2014-11-06 |
JP2014209533A5 JP2014209533A5 (ja) | 2016-03-17 |
JP6104772B2 true JP6104772B2 (ja) | 2017-03-29 |
Family
ID=51599624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013193060A Active JP6104772B2 (ja) | 2013-03-29 | 2013-09-18 | 積層構造体及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10217666B2 (ja) |
JP (1) | JP6104772B2 (ja) |
CN (1) | CN104078444B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105845064B (zh) * | 2015-01-14 | 2019-02-15 | 南京瀚宇彩欣科技有限责任公司 | 电路堆叠结构 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0326293A1 (en) * | 1988-01-27 | 1989-08-02 | Advanced Micro Devices, Inc. | Method for forming interconnects |
US5256562A (en) * | 1990-12-31 | 1993-10-26 | Kopin Corporation | Method for manufacturing a semiconductor device using a circuit transfer film |
US5282925A (en) * | 1992-11-09 | 1994-02-01 | International Business Machines Corporation | Device and method for accurate etching and removal of thin film |
EP0886306A1 (en) * | 1997-06-16 | 1998-12-23 | IMEC vzw | Low temperature adhesion bonding method for composite substrates |
JP4241160B2 (ja) * | 2002-04-22 | 2009-03-18 | 富士フイルム株式会社 | 固体撮像装置の製造方法 |
JP2007005493A (ja) * | 2005-06-22 | 2007-01-11 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
US7528494B2 (en) * | 2005-11-03 | 2009-05-05 | International Business Machines Corporation | Accessible chip stack and process of manufacturing thereof |
JP5555400B2 (ja) * | 2006-08-04 | 2014-07-23 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
US7741218B2 (en) * | 2007-02-27 | 2010-06-22 | Freescale Semiconductor, Inc. | Conductive via formation utilizing electroplating |
US8158515B2 (en) * | 2009-02-03 | 2012-04-17 | International Business Machines Corporation | Method of making 3D integrated circuits |
US7892963B2 (en) * | 2009-04-24 | 2011-02-22 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit packaging system and method of manufacture thereof |
JP5853351B2 (ja) * | 2010-03-25 | 2016-02-09 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、及び電子機器 |
JP5549458B2 (ja) | 2010-07-23 | 2014-07-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP5729100B2 (ja) * | 2011-04-11 | 2015-06-03 | ソニー株式会社 | 半導体装置の製造方法、半導体装置、電子機器 |
US9190316B2 (en) * | 2011-10-26 | 2015-11-17 | Globalfoundries U.S. 2 Llc | Low energy etch process for nitrogen-containing dielectric layer |
CN103545275B (zh) * | 2012-07-12 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔封装结构及形成方法 |
-
2013
- 2013-09-18 JP JP2013193060A patent/JP6104772B2/ja active Active
-
2014
- 2014-03-03 CN CN201410074929.9A patent/CN104078444B/zh active Active
- 2014-03-20 US US14/220,791 patent/US10217666B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN104078444A (zh) | 2014-10-01 |
CN104078444B (zh) | 2017-05-24 |
US20140291857A1 (en) | 2014-10-02 |
US10217666B2 (en) | 2019-02-26 |
JP2014209533A (ja) | 2014-11-06 |
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