WO2014050694A1 - 半導体装置および電子機器 - Google Patents

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semiconductor
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diffusion
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公一 馬場
隆 久保寺
宮崎　俊彦
博章 安茂
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ソニー株式会社
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Definitions

  • the present technology relates to a semiconductor device and an electronic device, and more particularly to a semiconductor device capable of maintaining the reliability of a fine transistor while improving signal output characteristics in a device configured by stacking semiconductor substrates. And electronic devices.
  • One of the causes of dark current is an increase in the interface state of the semiconductor substrate due to plasma damage such as charge-up in plasma processing (CVD or dry etching) or UV irradiation in the manufacturing process of a solid-state imaging device. Yes.
  • the passivation film serving as a hydrogen supply source is set to have different residual hydrogen amounts on the pixel portion and the peripheral circuit portion, and from the passivation film to the semiconductor surface portion in the pixel portion and the peripheral circuit portion by the sintering process.
  • Has been proposed see, for example, Patent Document 1).
  • the present technology is disclosed in view of such a situation, and in a device configured by stacking semiconductor substrates, the reliability of a fine transistor can be maintained while improving signal output characteristics. To do.
  • a first aspect of the present technology includes a first semiconductor substrate, a second semiconductor substrate that provides a function different from the function provided by the first semiconductor substrate, the first semiconductor substrate, and the first semiconductor substrate. And a diffusion prevention film for preventing the diffusion of dangling bond terminal atoms used to reduce the interface state of the two semiconductor substrates. At least two semiconductor substrates are laminated, and each semiconductor substrate is electrically The first semiconductor substrate and the second semiconductor substrate are connected and the diffusion prevention film is inserted between the interface of the first semiconductor substrate and the interface of the second semiconductor substrate. Is a stacked semiconductor device.
  • the interface state of the first semiconductor substrate can be less than the interface state of the second semiconductor substrate.
  • the dangling bond terminal atom is hydrogen, and the insulating thin film in the first semiconductor substrate constituted by a silicon nitride thin film can be used as the atom supply film.
  • the first semiconductor substrate and the second semiconductor substrate are in a state where an atomic storage film that stores the dangling bond terminal atoms is further inserted between the diffusion prevention film and the second semiconductor substrate. It can be made to be laminated.
  • the dangling bond terminal atom is hydrogen, and a multilayer metal layer in the second semiconductor substrate or a barrier metal covering the extraction electrode, which is made of titanium, can be used as the atomic storage film. .
  • It can be configured as a solid-state imaging device, wherein a pixel portion is formed on the first semiconductor substrate and a logic circuit is formed on the second semiconductor substrate.
  • the first semiconductor substrate to the third semiconductor substrate are in a state where a diffusion preventing film for preventing diffusion of the dangling bond terminal atoms is further inserted between the interface of the third semiconductor substrate and the third semiconductor substrate. It can be made to be laminated.
  • the diffusion preventing film can be a SiN film formed by plasma CVD.
  • the diffusion prevention film is formed on a support substrate by a film forming process at 600 ° C. or higher, the diffusion prevention film formed on the support substrate is bonded to the second semiconductor substrate, and the support substrate is The first semiconductor substrate and the second semiconductor in a state where the diffusion preventing film is inserted between the interface of the first semiconductor substrate and the interface of the second semiconductor substrate.
  • the substrates can be stacked.
  • the diffusion prevention film can be a SiN film formed by LP-CVD.
  • the film density of the diffusion preventing film can be set to 2.7 g / cm to 3.5 g / cm.
  • the thickness of the diffusion preventive film can be 150 nm or less.
  • the diffusion preventing film may be a SiN film formed by ALD-CVD.
  • the multilayer wiring layers of the first semiconductor substrate and the second semiconductor substrate can be stacked to face each other.
  • the multilayer wiring layers of the first semiconductor substrate and the second semiconductor substrate can be stacked so as not to face each other.
  • a second aspect of the present technology includes a first semiconductor substrate, a second semiconductor substrate that provides a function different from the function provided by the first semiconductor substrate, the first semiconductor substrate, and the first semiconductor substrate. And a diffusion prevention film for preventing the diffusion of dangling bond terminal atoms used to reduce the interface state of the two semiconductor substrates. At least two semiconductor substrates are laminated, and each semiconductor substrate is electrically The first semiconductor substrate and the second semiconductor substrate are connected and the diffusion prevention film is inserted between the interface of the first semiconductor substrate and the interface of the second semiconductor substrate. Is an electronic device having a semiconductor device stacked.
  • At least two semiconductor substrates are stacked, each semiconductor substrate is electrically connected, and the diffusion preventing film is an interface of the first semiconductor substrate.
  • the first semiconductor substrate and the second semiconductor substrate are stacked in a state of being inserted between the second semiconductor substrate and the interface of the second semiconductor substrate.
  • the reliability of a fine transistor can be maintained while improving signal output characteristics.
  • FIG. 1 shows a basic schematic configuration of a solid-state imaging device according to an embodiment of the present technology. It is sectional drawing which shows the structural example which concerns on one embodiment of the solid-state imaging device to which this technique is applied. It is a figure explaining the manufacturing system of the solid-state imaging device of FIG. It is a figure explaining the manufacturing system of the solid-state imaging device of FIG. It is a figure explaining the manufacturing system of the solid-state imaging device of FIG. It is a figure explaining the manufacturing system of the solid-state imaging device of FIG. It is sectional drawing which shows the structural example which concerns on another embodiment of the solid-state imaging device to which this technique is applied.
  • a metal electrode is connected to a source and a drain on a semiconductor substrate (semiconductor wafer) usually made of silicon (Si).
  • SiO 2 film is formed on the surface of silicon (Si) by oxidation.
  • the SiO2 film is also called a gate oxide film.
  • the interface state as described above exists on the surface of the Si substrate on which the PD is formed, for example, a current flows through the interface state, and dark current characteristics in the solid-state imaging device using the PD. Is known to deteriorate.
  • the interface state of the semiconductor substrate increases due to charge-up in plasma processing (CVD or dry etching) in the manufacturing process of the solid-state imaging device or plasma damage such as UV irradiation.
  • CVD plasma processing
  • plasma damage such as UV irradiation.
  • Generation of dark current, flicker noise of pixel transistors, and random telegraph noise deteriorates image quality in a solid-state imaging device such as an image sensor.
  • FIG. 1 is a diagram showing a general configuration example of a semiconductor substrate constituting a pixel portion. As shown in the figure, in this semiconductor substrate, an interlayer film is formed on a substrate made of silicon, and a multilayer wiring layer is formed on the interlayer film.
  • a transistor is formed in the center of the figure, a gate oxide film is formed on the substrate, and a gate electrode is formed on the gate oxide film.
  • a source electrode, a channel, a drain electrode, and a PD (photodiode) are formed on the substrate surface.
  • the portion indicated by a cross is an interface of the semiconductor substrate. That is, the horizontal plane in the drawing parallel to the boundary surface between the gate oxide film and the channel is the interface. As described above, the dangling bond is terminated at this interface and the interface state is reduced, whereby dark current, flicker noise of the pixel transistor, and random telegraph noise can be suppressed.
  • the dangling bond at the SiO2-Si interface is inactivated by hydrogen and exists as Si-H.
  • high temperature and high bias stress and the presence of holes may cause an electrochemical reaction and release hydrogen.
  • dangling bonds (Si +) become interface states, and hydrogen diffuses into the gate oxide film.
  • NBTI deteriorates due to such an increase in interface state and traps in the oxide film.
  • CHI hot carrier deterioration
  • a solid-state imaging device in which a semiconductor chip in which a pixel region in which a plurality of pixels are arranged is formed and a semiconductor chip in which a logic circuit for performing signal processing is electrically connected is configured as one device.
  • Various devices have been proposed. For example, a semiconductor module in which a back-illuminated image sensor chip and a signal processing chip on which a signal processing circuit is formed are connected by micro bumps has been proposed.
  • only the semiconductor substrate having the pixel portion can reduce the interface state, improve the image quality, and maintain the reliability of the fine transistor.
  • FIG. 2 is a diagram illustrating a schematic configuration of a solid-state imaging device to which the present technology is applied.
  • the solid-state imaging device 1 is configured as a CMOS image sensor, for example.
  • pixel region 3 in which pixels 2 including a plurality of photoelectric conversion units are regularly arranged in a two-dimensional array on a semiconductor substrate 11, for example, a silicon substrate, and a peripheral circuit unit. And is configured.
  • the pixel 2 includes, for example, a photodiode serving as a photoelectric conversion unit and a plurality of pixel transistors (so-called MOS transistors).
  • the plurality of pixel transistors can be constituted by three transistors, for example, a transfer transistor, a reset transistor, and an amplification transistor.
  • a selection transistor may be added to configure the transistor with four transistors.
  • the pixel 2 can be configured as one unit pixel.
  • the pixel 2 can have a shared pixel structure.
  • This pixel sharing structure is composed of a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion, and one other shared pixel transistor. That is, in the shared pixel, a photodiode and a transfer transistor that constitute a plurality of unit pixels are configured by sharing each other pixel transistor.
  • the peripheral circuit section includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the control circuit 8 receives an input clock and data for instructing an operation mode, and outputs data such as internal information of the solid-state imaging device. That is, the control circuit 8 generates a clock signal and a control signal that serve as a reference for operations of the vertical drive circuit 4, the column signal processing circuit 5, and the horizontal drive circuit 6 based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. To do. These signals are input to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the vertical drive circuit 4 is constituted by, for example, a shift register, selects a pixel drive wiring, supplies a pulse for driving the pixel to the selected pixel drive wiring, and drives the pixels in units of rows. That is, the vertical drive circuit 4 selectively scans each pixel 2 in the pixel region 3 in the vertical direction sequentially in units of rows, and according to the amount of light received in, for example, a photodiode serving as a photoelectric conversion unit of each pixel 2 through the vertical signal line 9. A pixel signal based on the generated signal charge is supplied to the column signal processing circuit 5.
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 2 and performs signal processing such as noise removal on the signal output from the pixels 2 for one row for each pixel column. That is, the column signal processing circuit 5 performs signal processing such as CDS, signal amplification, and AD conversion for removing fixed pattern noise unique to the pixel 2.
  • a horizontal selection switch (not shown) is connected to the horizontal signal line 10 at the output stage of the column signal processing circuit 5.
  • the horizontal drive circuit 6 is constituted by, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in order, and the pixel signal is output from each of the column signal processing circuits 5 to the horizontal signal line. 10 to output.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10 and outputs the signals. For example, only buffering may be performed, or black level adjustment, column variation correction, various digital signal processing, and the like may be performed.
  • the input / output terminal 12 exchanges signals with the outside.
  • FIG. 3 shows a basic schematic configuration of a solid-state imaging device according to an embodiment of the present technology.
  • the conventional solid-state imaging device 151 is configured by mounting a pixel region 153, a control circuit 154, and a logic circuit 155 for signal processing in one semiconductor chip 152.
  • the Normally, the image sensor 156 is configured by the pixel region 153 and the control circuit 154.
  • the solid-state imaging device includes the pixel region 23 and the control region 24 mounted on the first semiconductor chip unit 22 as illustrated in FIG.
  • a logic circuit 25 including a signal processing circuit for signal processing is mounted on the semiconductor chip unit 26.
  • the solid-state imaging device includes the pixel region 23 mounted on the first semiconductor chip unit 22 and the second semiconductor chip unit 26 as illustrated in FIG.
  • a control area 24 and a logic circuit 25 including a signal processing circuit are mounted.
  • the first and second semiconductor chip portions 22 and 26 are electrically connected to each other to constitute a solid-state imaging device as one semiconductor chip.
  • the solid-state imaging device is configured by stacking semiconductor chips (semiconductor substrates).
  • FIG. 4 is a cross-sectional view illustrating a configuration example according to an embodiment of a solid-state imaging device to which the present technology is applied.
  • This solid-state imaging device is configured as a back-illuminated CMOS image sensor configured by stacking a first semiconductor substrate and a second semiconductor substrate.
  • a semi-finished image sensor that is, a pixel array (hereinafter referred to as a pixel region) 23 and a control region 24 are formed in each region of the first semiconductor substrate 31.
  • a photodiode (PD) serving as a photoelectric conversion unit of each pixel is formed in each region of a semiconductor substrate (for example, a silicon substrate) 31, and a source / drain region 33 of each pixel transistor is formed in the semiconductor well region 32. .
  • a semiconductor substrate for example, a silicon substrate
  • the semiconductor well region 32 is formed by introducing a first conductivity type, for example, a p-type impurity, and the source / drain region 33 is formed by introducing a second conductivity type, for example, an n-type impurity.
  • the photodiode (PD) and the source / drain region 33 of each pixel transistor are formed by ion implantation from the substrate surface.
  • a photodiode (PD) is formed having an n-type semiconductor region 34 and a p-type semiconductor region 35 on the substrate surface side.
  • a gate electrode 36 is formed on a substrate surface constituting a pixel via a gate insulating film, and a pixel transistor Tr1 and a pixel transistor Tr2 are formed by a source / drain region 33 paired with the gate electrode 36.
  • the plurality of pixel transistors are represented by two pixel transistors (Tr1, Tr2).
  • the pixel transistor Tr1 adjacent to the photodiode (PD) corresponds to a transfer transistor, and its source / drain region corresponds to a floating diffusion (FD).
  • Each unit pixel 30 is separated by an element isolation region 38.
  • the element isolation region 38 is a so-called LOCOS that forms a silicon oxide film by oxidizing the semiconductor substrate 31, an STI (Shallow Trench Isolation) that opens a trench in the semiconductor substrate 31 and fills the trench with a silicon oxide film, It is formed of an impurity diffusion layer having a conductivity type different from that of the diffusion layer to be a node.
  • a MOS transistor constituting a control circuit is formed on the semiconductor substrate 31.
  • the MOS transistors constituting the control region 24 are represented by the MOS transistors Tr3 and Tr4.
  • Each MOS transistor is formed by an n-type source / drain region 33 and a gate electrode 36 formed through a gate insulating film.
  • a first interlayer insulating film 39 is formed on the surface of the first semiconductor substrate 31, and then a connection hole is formed in the interlayer insulating film 39, and a connection conductor 44 connected to a required transistor is formed. .
  • the first insulating thin film 43a for example, a silicon oxide film
  • contact openings (later connection conductors) connected to the gate electrode 36 and the source / drain regions 33 are formed on the entire surface including the upper surface of the transistor.
  • the second insulating thin film 43b serving as an etching stopper in the etching for filling with (44) is laminated.
  • a silicon nitride thin film is used as the second insulating thin film 43b, for example, SiCN having a thickness of about 35 to 150 nm is used.
  • the second insulating thin film 43b also functions as a hydrogen supply film. That is, the second insulating thin film 43b provided on the first semiconductor substrate 31 has a higher hydrogen concentration than the second insulating thin film 43z described later.
  • a first interlayer insulating film 39 is formed on the second insulating thin film 43b. Then, connection holes having different depths are selectively formed in the first interlayer insulating film 39 up to the second insulating thin film 43b serving as an etching stopper. Subsequently, the first insulating thin film 43a and the second insulating thin film 43b having the same film thickness are selectively etched at each portion so as to be continuous with each connection hole, thereby forming a connection hole.
  • connection conductor 44 is embedded in each connection hole.
  • a multilayer wiring layer 41 is formed by forming a plurality of layers (three layers in this example) of metal wirings 40 via an interlayer insulating film 39 so as to be connected to each connection conductor 44.
  • the metal wiring 40 is formed of a copper (Cu) wiring. Normally, each copper wiring is covered with a barrier metal film that prevents Cu diffusion. Therefore, a cap film for the copper wiring 40, a so-called protective film 42 is formed on the multilayer wiring layer 41.
  • a metal pad constituting an extraction electrode used for signal input / output with the outside is also covered with a barrier metal film as necessary.
  • an atomic / molecular diffusion preventing film 99a suitable for termination of dangling bonds on a semiconductor surface such as hydrogen is formed.
  • a SiN film formed by plasma CVD with a film thickness of about 500 to 1500 ⁇ m is used for the diffusion preventing film 99a.
  • both 43b and 99a are silicon nitride thin films, but it is possible to control the hydrogen content in the thin film by changing the manufacturing method. By changing the hydrogen content, a film having a high hydrogen content can be obtained. A hydrogen supply film or a film having a low hydrogen content can be made to function as a hydrogen diffusion preventing film.
  • the first semiconductor substrate 31 having the pixel region 23 and the control region 24 in a semi-finished product state is formed.
  • a logic circuit 25 including a signal processing circuit for signal processing in a semi-finished product state is formed in each region of the second semiconductor substrate (semiconductor chip) 45. That is, a plurality of MOS transistors constituting a logic circuit are formed in the p-type semiconductor well region 46 on the surface side of the semiconductor substrate (for example, silicon substrate) 45 so as to be isolated by the element isolation region 50.
  • the plurality of MOS transistors are represented by a MOS transistor Tr6, a MOS transistor Tr7, and a MOS transistor Tr8.
  • Each MOS transistor Tr6, Tr7, Tr8 is formed having a pair of n-type source / drain regions 47 and a gate electrode 48 formed through a gate insulating film.
  • the logic circuit 25 can be composed of CMOS transistors.
  • a first interlayer insulating film 49 is formed on the surface of the second semiconductor substrate 45, and then a connection hole is formed in the interlayer insulating film 49, and a connection conductor 54 connected to a required transistor is formed. .
  • a first insulating thin film 43a for example, a silicon oxide film
  • a second insulating thin film 43z serving as an etching stopper are stacked on the entire surface including the upper surface of the transistor.
  • the second insulating thin film 43z provided on the second semiconductor substrate 45 is formed under a film forming condition different from that of the second insulating thin film 43b, so that the film has a lower hydrogen concentration than the second insulating thin film 43b. Formed as.
  • the first interlayer insulating film 49 is formed on the second insulating thin film 43z. Then, connection holes having different depths are selectively formed in the first interlayer insulating film 49 up to the second insulating thin film 43z serving as an etching stopper. Next, the first insulating thin film 43a and the second insulating thin film 43z having the same film thickness are selectively etched in each part so as to be continuous with each connection hole, thereby forming a connection hole. Then, the connection conductor 54 is embedded in each connection hole.
  • connection hole is formed from the surface of the first interlayer insulating film 49 to a desired depth position in the semiconductor substrate 45 at a required position in each region, and a connection conductor 51 for the lead-out electrode is formed in the connection hole.
  • the connection conductor 51 can be formed of, for example, copper (Cu), tungsten (W), polysilicon, or the like.
  • an insulating film 52 for insulating the connection conductor 51 and the semiconductor substrate 45 is formed on the inner wall surface of the connection hole.
  • a multilayer wiring layer 55 is formed by forming a plurality of layers, in this example, three layers of metal wirings 53 via an interlayer insulating film 49 so as to be connected to each connection conductor 54 and electrode connection connection conductor 51. .
  • the metal wiring 53 is formed of copper (Cu) wiring. Similar to the above, a cap film of the copper wiring (metal wiring) 53, a so-called protective film 56 is formed on the multilayer wiring layer 55.
  • an atomic / molecular diffusion preventing film 99b suitable for dangling bond termination on a semiconductor surface such as hydrogen is formed.
  • a SiN film formed by plasma CVD with a film thickness of about 300 to 1500 ⁇ m is used for the diffusion preventing film 99b.
  • the second semiconductor substrate 45 having the semi-finished logic circuit 25 is formed.
  • the first semiconductor substrate 31 and the second semiconductor substrate 45 are bonded so that the multilayer wiring layers 41 and 55 face each other.
  • the bonding includes, for example, plasma bonding and bonding with an adhesive.
  • a film 57 such as a film is formed.
  • the bonding surface on which the film 57 is formed is overlapped by plasma treatment, and then annealed to bond the two.
  • the bonding process is preferably performed by a low-temperature process of 400 ° C. or lower that does not affect the wiring or the like.
  • Hydrogen is supplied from the second insulating thin film 43b to the interface of the first semiconductor substrate 31 by heat treatment during the bonding process.
  • an adhesive layer 58 is formed on one of the bonding surfaces of the first semiconductor substrate 31 and the second semiconductor substrate 45, and the two layers are bonded together via the adhesive layer 58.
  • the first semiconductor substrate 31 is thinned by grinding and polishing from the back surface 31b side of the first semiconductor substrate 31. This thinning is performed so that the photodiode (PD) faces. After thinning, a p-type semiconductor layer for dark current suppression is formed on the back surface of the photodiode (PD).
  • the thickness of the semiconductor substrate 31 is, for example, about 600 ⁇ m, but it is thinned to be, for example, about 1 ⁇ m to 10 ⁇ m, preferably about 1 ⁇ m to 5 ⁇ m.
  • an interlayer insulating film 59 made of, for example, a silicon oxide film is formed on the back surface of the substrate.
  • the back surface 31b of the first semiconductor substrate 31 is a light incident surface when configured as a back-illuminated solid-state imaging device.
  • a through-connection hole 61 that penetrates the first semiconductor substrate 31 from the back surface 31b side and reaches the uppermost wiring 53 of the second semiconductor substrate 45 is formed at a required position with respect to the first semiconductor substrate 31 that has been thinned.
  • a connection hole 62 is formed in the first semiconductor substrate 31 so as to be close to the through-connection hole 61 and reach the first layer wiring 40 on the first semiconductor substrate 31 side from the back surface 31b side.
  • the contact diameter of the through-connection hole 61 and the connection hole 62 can be formed with a size of 1 to 5 ⁇ m. Since the through-connection hole 61 and the connection hole 62 are formed after the first semiconductor substrate 31 is thinned, the aspect ratio becomes small and can be formed as fine holes.
  • the contact depth of the through-hole 61 or the connection hole 62 can be set to a depth of about 5 ⁇ m to 15 ⁇ m, for example.
  • an insulating film 63 for electrically insulating the semiconductor substrate 31 is formed on the inner wall surfaces of the through connection hole 61 and the connection hole 62.
  • the through connection conductor 64 and the connection conductor 65 are embedded in the through connection hole 61 and the connection hole 62.
  • a metal such as copper (Cu) or tungsten (W) can be used for the through connection conductor 64 and the connection conductor 65.
  • an insulating protective film 66 is formed on the entire back surface of the first semiconductor substrate 31.
  • a SiCN film, a plasma / silicon nitride film, a SiC film, or the like can be used as the insulating protective film 66.
  • a light shielding film 67 is formed on the region to be shielded from light.
  • a metal film such as tungsten can be used.
  • the light shielding film 67 can be electrically connected to the semiconductor well region 32 having a ground potential, so that the light shielding film 67 can be prevented from being in an electrically floating state.
  • the semiconductor well region 32 can be prevented from being in an electrically floating state.
  • a passivation film 68 is formed on the entire surface so as to cover the light shielding film 67.
  • a passivation film 68 for example, a plasma silicon nitride film, a CVD-SiV film, or the like is used.
  • connection wiring 72 made of an aluminum film is formed through the barrier metal film 71.
  • the barrier metal film 71 is formed of, for example, a laminated film of Ti (lower) / TiN (upper).
  • connection wiring 72 is connected to the through connection conductor 64 and the connection conductor 65 through the connection hole 69.
  • the connection wiring 72 is used to connect the pixel region 23 and the control region 24 to the logic circuit 25, and also serves as an extraction electrode from the upper surface, that is, a so-called electrode pad.
  • the connection wiring 72 is referred to as an electrode pad.
  • the image sensor composed of the pixel region 23 and the control region 24 formed on the first semiconductor substrate 31 and the logic circuit 25 formed on the second semiconductor substrate 45 are connected to the connection conductor 65, the electrode pad 72, and the through-hole. Electrical connection is made through the connection conductor 64.
  • planarizing film 73 is formed.
  • red (R), green (G), and blue (B) on-chip color filters 74 corresponding to the respective pixels are formed, and on that, An on-chip microlens 75 is formed.
  • Each on-chip color filter 74 and on-chip microlens 75 are formed corresponding to each unit pixel of the pixel array.
  • the lens material film 75a and the planarizing film 73 are selectively removed by etching to expose the electrode pads 72.
  • the surface of the connection conductor 51 serving as an extraction electrode is exposed by grinding and polishing the surface.
  • connection conductor 51 of the second semiconductor substrate 45 After forming the passivation film 76 on the exposed surface of the connection conductor 51 of the second semiconductor substrate 45, an opening 77 corresponding to the connection conductor 51 is formed, and a spherical electrode electrically connected to the connection conductor 51 through the opening 77. Bumps 78 are formed.
  • the pixel region 23 and the control region 24 are in a completed product state
  • the logic circuit 25 is in a completed product state.
  • the diffusion prevention film 99 a and the diffusion prevention film 99 b are arranged on the joint surface between the first semiconductor substrate 31 and the second semiconductor substrate 45. It will be. Thereby, the movement of hydrogen atoms / molecules between the stacked semiconductor substrates is suppressed, and the hydrogen concentration of the first semiconductor substrate 31 and the hydrogen concentration of the second semiconductor substrate 45 are leveled. Can be deterred.
  • the second insulating thin film 43b provided on the first semiconductor substrate 31 functions as a hydrogen supply film. Therefore, the hydrogen concentration can be increased only for the first semiconductor substrate 31 without performing a sintering process or the like.
  • the present technology in the solid-state imaging device configured by stacking semiconductor substrates, only the semiconductor substrate having the pixel portion can reduce the interface state.
  • FIG. 8 is a configuration example according to another embodiment of a solid-state imaging device to which the present technology is applied, and is a diagram illustrating a configuration example of a solid-state imaging device manufactured by Cu—Cu bonding.
  • This solid-state imaging device is also configured as a backside illumination type CMOS image sensor configured by laminating a first semiconductor chip and a second semiconductor chip.
  • an image sensor in a semi-finished state that is, a pixel region 23 and a control region 24 are formed in each region of the first semiconductor substrate 31. Since this formation process is the same as that of the embodiment described above with reference to FIGS. 4 to 7, detailed description thereof will be omitted.
  • the multilayer wiring layer 41 is formed on the first semiconductor substrate 31, but the process ends when the uppermost wiring 40 is formed. That is, the uppermost wiring 40 is exposed, and the protective film 42 shown in FIG. 5 is not formed thereon.
  • an atomic / molecular diffusion prevention film 99 suitable for terminating a dangling bond on a semiconductor surface such as hydrogen is formed on the interlayer insulating film 39, for example.
  • a SiN film formed by plasma CVD having a film thickness of about 500 to 1500 ⁇ m is used.
  • an interlayer insulating film 39 is also formed on the diffusion preventing film 99.
  • a logic circuit 25 for signal processing in a semi-finished product state is formed in each region of the second semiconductor substrate 45. Since this forming process is the same as that of the embodiment described above with reference to FIGS. 4 to 7, detailed description thereof is omitted.
  • the multilayer wiring layer 55 is formed on the second semiconductor substrate 45, but the process ends when the uppermost layer wiring 53 is formed. That is, the uppermost wiring 53 is exposed, and the protective film 56 shown in FIG. 6 is not formed thereon.
  • the first semiconductor substrate 31 and the second semiconductor substrate 45 are joined to each other with the wiring 40 and the wiring 53 so that the multilayer wiring layer 41 and the multilayer wiring layer 55 face each other, and the interlayer insulating film 39. And the interlayer insulating film 49 are bonded together.
  • the wiring 40 and the wiring 53 are copper (Cu) wiring
  • the interlayer insulating film 39 and the interlayer insulating film 49 are silicon oxide films.
  • the semiconductor substrate 31 and the semiconductor substrate 45 are overlaid so that the wiring 40 and the wiring 53 are in direct contact with each other, and the wiring 40 and the wiring 53 are directly joined by heating while applying a required weight.
  • the interlayer insulating film 39 and the interlayer insulating film 49 are also bonded.
  • the heating temperature at the time of joining is set to a temperature that does not damage the Cu wiring, for example, about 200 to 400 ° C.
  • hydrogen is supplied from the second insulating thin film 43b to the interface of the first semiconductor substrate 31 by heat treatment during bonding.
  • the diffusion prevention film 99 is arranged below the uppermost wiring 40 (upper side in the drawing) in the first semiconductor substrate 31. . Thereby, the movement of hydrogen atoms / molecules between the stacked semiconductor substrates is suppressed, and the hydrogen concentration of the first semiconductor substrate 31 and the hydrogen concentration of the second semiconductor substrate 45 are leveled. Can be deterred.
  • the second insulating thin film 43b provided on the first semiconductor substrate 31 also functions as a hydrogen supply film. Therefore, the hydrogen concentration can be increased only for the first semiconductor substrate 31 without performing a sintering process or the like.
  • the second insulating thin film 43b is the hydrogen supply film
  • other members may be the hydrogen supply film.
  • FIG. 9 is a diagram illustrating a configuration example of a solid-state imaging device to which the present technology is applied in a simpler manner.
  • the solid-state imaging device 200 to which the present technology is applied is configured as a stacked solid-state imaging device having two active element layers.
  • the device layer 201 is disposed on the upper portion that is the light receiving surface of the solid-state imaging device 200, and the device layer 202 is disposed on the lower portion that is opposite to the light receiving surface.
  • the device layer 201 is, for example, a first semiconductor substrate having a pixel portion
  • the device layer 202 is, for example, a second semiconductor substrate having a logic circuit.
  • a diffusion prevention film 203 is inserted between the device layer 201 and the device layer 202.
  • the diffusion preventing film 203 is a film made of a material suitable for preventing diffusion of a substance (for example, hydrogen) used for reducing the interface state.
  • the diffusion prevention film 203 is illustrated as being inserted between the first semiconductor substrate and the second semiconductor substrate, but in actuality, the interface in the first semiconductor substrate, The diffusion prevention film 203 may be inserted between the interface with the second semiconductor substrate.
  • a diffusion prevention film is formed on the interlayer insulating film 39 prior to forming the uppermost wiring 40 of the multilayer wiring layer 41 on the first semiconductor substrate 31. You may be made to do.
  • an atom supply film 204 is inserted between the diffusion prevention film 203 and the device layer 201.
  • the atom supply film 204 is configured by, for example, the second insulating thin film 43b described above, and supplies hydrogen or the like as dangling bond terminal atoms.
  • the second insulating thin film 43b is an example of the atom supply film 204, and the atom supply film 204 may be configured by other members.
  • the device layer 201 and the atom supply film 204 constitute an active element layer A
  • the device layer 202 constitutes an active element layer B
  • the diffusion prevention film 203 is inserted between the active element layer A and the active element layer B.
  • the interface state can be reduced only in the active element layer having the pixel portion.
  • a contrivance may be made to reduce the concentration of dangling bond termination atoms in the active element layer having no pixel portion.
  • FIG. 10 is a diagram simply illustrating another configuration example of the solid-state imaging device to which the present technology is applied.
  • the solid-state imaging device 220 to which the present technology is applied is also configured as a stacked solid-state imaging device having two active element layers.
  • the device layer 221 is disposed on the upper portion that is the light receiving surface of the solid-state imaging device 220, and the device layer 222 is disposed on the lower portion that is opposite to the light receiving surface.
  • the device layer 221 is, for example, a first semiconductor substrate having a pixel portion, and the device layer 222 is, for example, a second semiconductor substrate having a logic circuit.
  • a diffusion prevention film 223 is inserted between the device layer 221 and the device layer 222.
  • the diffusion preventing film 223 is a film made of a material suitable for preventing diffusion of a substance (for example, hydrogen) used for reducing the interface state.
  • the diffusion prevention film 223 is illustrated as being inserted between the first semiconductor substrate and the second semiconductor substrate, but in actuality, the interface in the first semiconductor substrate, The diffusion prevention film 223 may be inserted between the second semiconductor substrate and the interface.
  • a diffusion prevention film is formed on the interlayer insulating film 39 prior to forming the uppermost wiring 40 of the multilayer wiring layer 41 on the first semiconductor substrate 31. You may be made to do.
  • an atom supply film 224 is inserted between the diffusion prevention film 223 and the device layer 221.
  • the atom supply film 224 is configured by, for example, the second insulating thin film 43b described above, and supplies hydrogen or the like as dangling bond termination atoms.
  • an atomic storage film 225 is inserted between the diffusion prevention film 223 and the device layer 221.
  • the atomic storage film 225 is made of a material suitable for storing dangling bond terminal atoms (for example, hydrogen).
  • a barrier metal that covers the metal wiring 53 shown in FIG. 6 can be used as the atomic storage film 225.
  • a plurality of layers of metal wirings 53 are formed via the interlayer insulating film 49 so as to be connected to the connection conductors 54 and the connection conductors 51 for taking out the electrodes.
  • Layer 55 is formed.
  • the metal wiring 53 is formed of copper (Cu) wiring. At this time, each copper wiring is covered with a barrier metal that prevents Cu diffusion.
  • a barrier metal that prevents Cu diffusion.
  • hydrogen is used as a dangling bond terminal atom
  • titanium suitable for storing hydrogen is used as the barrier metal.
  • a cap film of the copper wiring 53 that is, a so-called protective film 56 is formed on the multilayer wiring layer 55.
  • the atomic storage film 225 shown in FIG. 10 can be constituted by a barrier metal that covers the metal wiring of the second semiconductor substrate.
  • barrier metal is an example of the atomic storage film 225, and the atomic storage film 225 may be configured by other members.
  • the device layer 221 and the atom supply film 224 constitute an active element layer A
  • the device layer 222 constitutes an active element layer B.
  • the diffusion prevention film 223 and atoms The occlusion film 225 may be inserted.
  • the interface state can be reduced only in the active element layer having the pixel portion, and the concentration of dangling bond termination atoms in the active element layer not having the pixel portion is further reduced. It becomes possible.
  • FIG. 11 is a diagram simply showing still another configuration example of the solid-state imaging device to which the present technology is applied.
  • a solid-state imaging device 240 to which the present technology is applied is configured as a stacked solid-state imaging device having three active element layers.
  • the device layer 241 is disposed on the upper portion that is the light receiving surface of the solid-state imaging device 240, and the device layer 243 is disposed on the lower portion that is opposite to the light receiving surface, and the device layer 241 and the device layer 243 A device layer 242 is disposed therebetween.
  • the device layer 241 is, for example, a first semiconductor substrate having a pixel portion
  • the device layer 242 is, for example, a second semiconductor substrate having a logic circuit
  • the device layer 243 is, for example, a first semiconductor substrate having a memory circuit. 3 semiconductor substrate.
  • the third semiconductor substrate included in the device layer 243 is manufactured in the same manner as the first semiconductor substrate or the second semiconductor substrate, and is replaced with a memory circuit such as a DRAM or SRAM instead of the function of the pixel portion or the logic circuit.
  • the semiconductor substrate is patterned in function.
  • the solid-state imaging device 240 it is desirable to reduce the interface state of the device layer 243 as in the device layer 241.
  • a diffusion prevention film 244 is inserted between the device layer 241 and the device layer 242.
  • the diffusion preventing film 244 is a film made of a material suitable for preventing diffusion of a substance (for example, hydrogen) used for reducing the interface state.
  • the diffusion prevention film 244 is illustrated as being inserted between the first semiconductor substrate and the second semiconductor substrate, but in actuality, the interface in the first semiconductor substrate, The diffusion prevention film 244 may be inserted between the interface of the second semiconductor substrate.
  • an atom supply film 245 is inserted between the diffusion prevention film 244 and the device layer 241.
  • the atom supply film 245 supplies hydrogen or the like as dangling bond terminal atoms.
  • a diffusion prevention film 246 is inserted between the device layer 242 and the device layer 243.
  • the diffusion prevention film 246 is a film made of a material suitable for preventing diffusion of a substance (for example, hydrogen) used for reducing the interface state.
  • the diffusion prevention film 246 is illustrated as being inserted between the second semiconductor substrate and the third semiconductor substrate, but in actuality, the interface in the second semiconductor substrate, The diffusion prevention film 246 may be inserted between the interface in the third semiconductor substrate.
  • an atom supply film 247 is inserted between the diffusion prevention film 246 and the device layer 243.
  • the atom supply film 245 supplies hydrogen or the like as dangling bond terminal atoms.
  • the active layer A is configured by the device layer 241 and the atom supply film 245
  • the active element layer B is configured by the device layer 242
  • the active element layer C is configured by the device layer 243 and the atom supply film 247.
  • the diffusion prevention film 244 may be inserted between the layer A and the active element layer B
  • the diffusion prevention film 246 may be inserted between the active element layer B and the active element layer C.
  • the interface state can be reduced only in the active element layer having the pixel portion and the active element layer having the memory circuit.
  • the solid-state imaging device may be configured without providing an atom supply film.
  • FIG. 12 is a diagram simply showing still another configuration example of the solid-state imaging device to which the present technology is applied.
  • the solid-state imaging device 260 to which the present technology is applied is configured as a stacked solid-state imaging device having three active element layers.
  • the device layer 261 is disposed on the upper portion that is the light receiving surface of the solid-state imaging device 260, and the device layer 263 is disposed on the lower portion that is opposite to the light receiving surface, and the device layer 261 and the device layer 263 A device layer 262 is disposed therebetween.
  • the device layer 261 is, for example, a first semiconductor substrate having a pixel portion
  • the device layer 262 is, for example, a second semiconductor substrate having a logic circuit
  • the device layer 263 is, for example, a first semiconductor substrate having a memory circuit. 3 semiconductor substrate.
  • the third semiconductor substrate included in the device layer 263 is manufactured in the same manner as the first semiconductor substrate or the second semiconductor substrate, and instead of the function of the pixel portion or the logic circuit, a memory circuit such as a DRAM or SRAM is used.
  • the semiconductor substrate is patterned in function.
  • the solid-state imaging device 260 it is desirable to reduce the interface state of the device layer 263 similarly to the device layer 261.
  • a diffusion prevention film 264 is inserted between the device layer 261 and the device layer 262.
  • the diffusion prevention film 264 is a film made of a material suitable for preventing diffusion of a substance (for example, hydrogen) used for reducing the interface state.
  • the diffusion prevention film 264 is illustrated as being inserted between the first semiconductor substrate and the second semiconductor substrate, but in actuality, the interface in the first semiconductor substrate, The diffusion prevention film 264 may be inserted between the second semiconductor substrate and the interface.
  • the atom supply film is not inserted between the diffusion prevention film 264 and the device layer 261.
  • a diffusion prevention film 266 is inserted between the device layer 262 and the device layer 263.
  • the diffusion prevention film 266 is a film made of a material suitable for preventing diffusion of a substance (for example, hydrogen) used for reducing the interface state.
  • the diffusion prevention film 266 is illustrated as being inserted between the second semiconductor substrate and the third semiconductor substrate, but in practice, the interface in the second semiconductor substrate, The diffusion prevention film 266 may be inserted between the interface with the third semiconductor substrate.
  • the atom supply film is not inserted between the diffusion prevention film 266 and the device layer 263.
  • the active element layer A is constituted by the device layer 261
  • the active element layer B is constituted by the device layer 262
  • the active element layer C is constituted by the device layer 263, and the active element layer A and the active element layer B are interposed.
  • the diffusion preventing film 264 may be inserted between the active element layer B and the active element layer C.
  • a hydrogen sintering process at about 200 to 400 ° C. is performed to reduce the interface state between the device layer 261 and the device layer 263. .
  • hydrogen hardly penetrates into the device layer 262 sandwiched between the diffusion prevention film 264 and the diffusion prevention film 266.
  • the interface state can be reduced only in the active element layer having the pixel portion and the active element layer having the memory circuit.
  • the atomic supply film may not be inserted even in a stacked solid-state imaging device having two active element layers.
  • the atom supply film 204 may not be inserted.
  • the present technology can also be applied to devices other than the solid-state imaging device.
  • the present technology can be applied to a bipolar device such as a wireless transceiver.
  • FIG. 13 is a diagram simply showing a configuration example of a bipolar device to which the present technology is applied.
  • the bipolar device 280 to which the present technology is applied is configured as, for example, a stacked wireless transceiver having two active element layers.
  • the device layer 281 is disposed on the upper part of the bipolar device 280, and the device layer 282 is disposed on the lower part.
  • the device layer 281 is, for example, a first semiconductor substrate having a bipolar element
  • the device layer 282 is, for example, a second semiconductor substrate having a logic circuit.
  • the bipolar device 280 it is desirable that only the device layer 281 reduce the interface state.
  • a diffusion prevention film 283 is inserted between the device layer 281 and the device layer 282.
  • the diffusion preventing film 283 is a film made of a material suitable for preventing diffusion of a substance (for example, hydrogen) used for reducing the interface state.
  • the diffusion prevention film 283 is illustrated as being inserted between the first semiconductor substrate and the second semiconductor substrate, but in actuality, the interface in the first semiconductor substrate, The diffusion prevention film 283 may be inserted between the interface with the second semiconductor substrate.
  • an atom supply film 284 is inserted between the diffusion prevention film 283 and the device layer 281.
  • the atom supply film 284 supplies, for example, hydrogen as dangling bond terminal atoms.
  • the active element layer A is configured by the device layer 281 and the atom supply film 284, the active element layer B is configured by the device layer 282, and the diffusion prevention film 283 is inserted between the active element layer A and the active element layer B.
  • the interface state can be reduced only in the active element layer having the bipolar element.
  • the diffusion preventing film is an SiN (denoted as P-SiN) film formed by plasma CVD.
  • a SiN (denoted as LP-SiN) film formed by LP-CVD has a higher hydrogen diffusion preventing effect than a P-SiN film.
  • the diffusion preventing film formed using LP-SiN has a high film density and is about 2.7 g / cm to 3.5 g / cm.
  • the interface state can be reduced only in the active element layer having the pixel portion, and dangling bond termination atoms of the active element layer not having the pixel portion can be reduced.
  • the effect of the present technology of lowering the concentration of can be further increased.
  • LP-CVD film formation is performed at a higher temperature than in the case of plasma CVD.
  • a film forming process is performed at about 400 ° C.
  • a film forming process at a high temperature exceeding 600 ° C. is performed.
  • a film forming process at a high temperature exceeding 600 ° C. affects a metal wiring formed as a copper thin film on a semiconductor substrate. That is, there is a concern that device characteristics deteriorate due to diffusion of copper at a high temperature.
  • a plurality of layers of metal wirings 40 are formed via the interlayer insulating film 39 to form the multilayer wiring layer 41, and after forming the protective film 42 on the multilayer wiring layer 41, It has been described that the diffusion prevention film 99a is formed.
  • the diffusion prevention film is desirably formed after the metal wiring is formed. If a metal wiring is to be formed after forming a diffusion prevention film, a hole for wiring or the like must be provided in the diffusion prevention film, and hydrogen diffuses through such a hole. It is.
  • a solid-state imaging device is manufactured by the following process.
  • 14 to 17 are diagrams for explaining the manufacturing process of the solid-state imaging device when LP-SiN is used as the diffusion preventing film.
  • This solid-state imaging device is configured by stacking semiconductor substrates.
  • a device layer 301 which is a semiconductor substrate constituting the active element layer B is manufactured. It is assumed that a wiring layer 301a having metal wiring is already formed in the device layer 301.
  • the wiring layer 301a corresponds to, for example, the multilayer wiring layer 55 in FIG.
  • a high temperature film 303 is formed on the support substrate 302.
  • the high temperature film represents a diffusion prevention film using LP-SiN
  • the support substrate 302 is, for example, plate-like silicon that does not include metal wiring or the like.
  • the diffusion prevention film using LP-SiN is formed by a high-temperature film formation process using LP-CVD.
  • the support substrate 302 does not include metal wiring or the like, it is formed at a high temperature. There is no problem even if it forms a film.
  • the support substrate 302 on which the high temperature film 303 is formed is referred to as a dummy element layer.
  • the active element layer B and the dummy element layer are bonded together.
  • the bonding is performed by, for example, the above-described plasma bonding or bonding with an adhesive. Note that plasma bonding is performed by a low-temperature process of 400 ° C. or lower that does not affect wiring and the like.
  • the active element layer B and the dummy element layer are bonded so that the wiring layer 301 a and the high temperature film 303 form a bonding surface.
  • the support substrate 302 is polished and removed. As a result, as shown in FIG. 16, the high temperature film 303 is formed on the active element layer B.
  • the active element layer A is bonded onto the high temperature film 303.
  • the active element layer A is composed of a device layer 305 that is a semiconductor substrate, and a wiring layer 305 a having metal wiring is already formed in the device layer 305.
  • the wiring layer 305a corresponds to, for example, the multilayer wiring layer 41 in FIG.
  • the bonding in FIG. 17 is also performed by, for example, the above-described plasma bonding or bonding with an adhesive. Note that plasma bonding is performed by a low-temperature process of 400 ° C. or lower that does not affect wiring and the like.
  • the active element layer A and the high temperature film 303 are bonded so that the wiring layer 305a and the high temperature film 303 form a bonding surface.
  • the atom supply film is also inserted between the high temperature film 303 and the device layer 301 (or the device layer 305).
  • LP-SiN can be used as a diffusion preventing film without affecting the metal wiring.
  • the interface state can be reduced only in the active element layer having the pixel portion, and the effect of the present technology of reducing the concentration of dangling bond termination atoms in the active element layer not having the pixel portion can be achieved. , Can be raised more.
  • the diffusion preventing film when P-SiN is used as the diffusion preventing film, a film thickness of about 500 nm to 1500 nm is required to obtain the diffusion preventing ability. However, if the diffusion preventing film is thick, it is difficult to form the through-hole. .
  • the diffusion prevention capability can be obtained if the film thickness is about 20 nm to 150 nm, so that the through-connection hole can be easily formed. For example, the yield of the solid-state imaging device is increased. improves.
  • the wiring layers of the active element layer A and the active element layer B face each other with the high temperature film 303 serving as a diffusion preventing film interposed therebetween.
  • the semiconductor substrates may be stacked in a different manner.
  • a solid-state imaging device may be configured by stacking semiconductor substrates as shown in FIG. In the example of FIG. 18, the wiring layer 301a of the active element layer B and the surface located on the opposite side of the wiring layer 305a of the active element layer A are opposed to each other with the high temperature film 303 serving as a diffusion preventing film interposed therebetween.
  • a semiconductor substrate may be stacked to constitute a solid-state imaging device.
  • FIGS. 17 to 19 an example in which a solid-state imaging device is configured by stacking two semiconductor substrates has been described.
  • a solid-state imaging device may be configured by stacking three semiconductor substrates. .
  • a solid-state imaging device may be configured by stacking three semiconductor substrates.
  • an active element layer C including a device layer 307 on which a wiring layer 307a is formed is laminated.
  • the active element layer A and the active element layer B are configured, and the surface of the active element layer B opposite to the wiring layer 301a and the wiring of the active element layer C
  • the layers 307a are laminated so as to face each other.
  • a high temperature film may be provided between the active element layer B and the active element layer C.
  • the active element layer A and the active element layer B are opposed to each other with the high temperature film 303 serving as a diffusion prevention film interposed therebetween, and further, the high temperature film 304 serving as a diffusion prevention film is interposed between the active element layer A and the active element layer B.
  • the surface of the element layer B located on the opposite side of the wiring layer 301a is opposed to the wiring layer 307a of the active element layer C.
  • the present technology has been described as applied to a solid-state imaging device, but the present technology can also be applied to devices other than the solid-state imaging device.
  • the present technology can be applied to a bipolar device such as a wireless transceiver.
  • the high temperature film may be constituted by SiN (expressed as ALD-SiN) formed by CVD.
  • the present technology is not limited to application to a solid-state imaging device such as an image sensor. That is, the present technology is applied to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or a copying machine using a solid-state imaging device as an image reading unit.
  • an image capturing unit photoelectric conversion unit
  • an imaging device such as a digital still camera or a video camera
  • a portable terminal device having an imaging function such as a digital still camera or a video camera
  • a portable terminal device having an imaging function such as a portable terminal device having an imaging function
  • a copying machine using a solid-state imaging device as an image reading unit.
  • the present invention can be applied to all electronic devices using a solid-state imaging device.
  • FIG. 22 is a block diagram illustrating a configuration example of a camera device as an electronic apparatus to which the present technology is applied.
  • the 22 includes an optical unit 601 including a lens group, a solid-state imaging device (imaging device) 602 in which each configuration of the pixel 2 described above is employed, and a DSP circuit 603 that is a camera signal processing circuit.
  • the camera device 600 also includes a frame memory 604, a display unit 605, a recording unit 606, an operation unit 607, and a power supply unit 608.
  • the DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, the operation unit 607, and the power supply unit 608 are connected to each other via a bus line 609.
  • the optical unit 601 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 602.
  • the solid-state imaging device 602 converts the amount of incident light imaged on the imaging surface by the optical unit 601 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the solid-state imaging device 602 the solid-state imaging device according to the above-described embodiment can be used.
  • the display unit 605 includes a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state imaging device 602.
  • the recording unit 606 records a moving image or a still image captured by the solid-state imaging device 602 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).
  • the operation unit 607 issues operation commands for various functions of the camera device 600 under the operation of the user.
  • the power supply unit 608 appropriately supplies various power sources serving as operation power sources for the DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, and the operation unit 607 to these supply targets.
  • the present technology is not limited to application to a solid-state imaging device that senses the distribution of the amount of incident light of visible light and captures it as an image.
  • solid-state imaging devices physical quantity distribution detection devices
  • fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and capture images as images.
  • this technology can also take the following structures.
  • Semiconductor device (2) The semiconductor device according to (1), wherein the interface state of the first semiconductor substrate is less than the interface state of the second semiconductor substrate.
  • the semiconductor device according to (2) wherein an atom supply film that supplies the dangling bond terminal atoms is further inserted between the first semiconductor substrate and the diffusion prevention film.
  • the dangling bond termination atom is hydrogen;
  • the semiconductor device according to (3) wherein an insulating thin film in the first semiconductor substrate configured by a silicon nitride thin film is used as the atom supply film.
  • the first semiconductor substrate and the second semiconductor substrate are in a state where an atomic storage film that stores the dangling bond terminal atoms is further inserted between the diffusion prevention film and the second semiconductor substrate.
  • the dangling bond termination atom is hydrogen;
  • (7) Configured as a solid-state imaging device, The semiconductor device according to any one of (2) to (6), wherein a pixel portion is formed on the first semiconductor substrate and a logic circuit is formed on the second semiconductor substrate.
  • the second semiconductor substrate is disposed between the first semiconductor substrate and the third semiconductor substrate;
  • a diffusion preventing film for preventing diffusion of the dangling bond terminal atoms is further inserted between the interface of the second semiconductor substrate and the interface of the third semiconductor substrate, the first semiconductor
  • the diffusion prevention film is a SiN film formed by plasma CVD.
  • the diffusion preventing film is formed on a support substrate by a film forming process at 600 ° C.
  • the diffusion-preventing film formed on the support substrate and the second semiconductor substrate are bonded, the support substrate is polished and removed, The first semiconductor substrate and the second semiconductor substrate are stacked in a state where the diffusion prevention film is inserted between the interface of the first semiconductor substrate and the interface of the second semiconductor substrate.
  • the semiconductor device according to 1). (11) The semiconductor device according to (10), wherein the diffusion prevention film is a SiN film formed by LP-CVD. (12) The semiconductor device according to (10), wherein a film density of the diffusion preventing film is set to 2.7 g / cm to 3.5 g / cm. (13) The thickness of the said diffusion prevention film shall be 150 nm or less.
  • the multilayer wiring layers of the first semiconductor substrate and the second semiconductor substrate are stacked to face each other.
  • the multilayer wiring layers of the first semiconductor substrate and the second semiconductor substrate are stacked so as not to face each other.
  • An electronic device having a semiconductor device.
  • 1 solid-state imaging device 31 first semiconductor substrate, 45 second semiconductor substrate, 99 diffusion prevention film, 200 solid-state imaging device, 201 device layer, 202 device layer, 203 diffusion prevention film, 204 atom supply film, 221 device layer , 222 device layer, 223 anti-diffusion film, 224 atomic supply film, 225 atomic storage film, 240 solid-state imaging device, 241 device layer, 242 device layer, 243 device layer, 244 anti-diffusion film, 245 atomic supply film, 246 anti-diffusion film Film, 247 atom supply film, 301 device layer, 301a wiring layer, 302 support substrate, 303 high temperature film, 304 high temperature film, 305 device layer, 305a wiring layer, 307 device layer, 307a distribution Layer

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Abstract

　本技術は、半導体基板を積層して構成される装置において、信号の出力特性を向上させつつ、微細トランジスタの信頼性を維持することができるようにする半導体装置および電子機器に関する。 第１の半導体基板と、前記第１の半導体基板により提供される機能とは異なる機能を提供する第２の半導体基板と、前記第１の半導体基板および前記第２の半導体基板の界面準位を減少させるために用いられるダングリングボンド終端原子の拡散を防止する拡散防止膜とを備え、少なくとも２枚の半導体基板が積層されて、各半導体基板が電気的に接続され、前記拡散防止膜が、前記第１の半導体基板の界面と、前記第２の半導体基板の界面との間に挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される。

Description

半導体装置および電子機器
　本技術は、半導体装置および電子機器に関し、特に、半導体基板を積層して構成される装置において、信号の出力特性を向上させつつ、微細トランジスタの信頼性を維持することができるようにする半導体装置および電子機器に関する。
　従来の固体撮像素子では、ＣＣＤやＣＭＯＳイメージセンサにおいて、画質を劣化させる要因となる半導体基板表面の暗電流低減や画素トランジスタのフリッカーノイズやランダムテレグラフノイズ特性の改善が重要である。
　固体撮像素子の製造過程におけるプラズマ処理（ＣＶＤやドライエッチング）でのチャージアップやＵＶ照射などのプラズマダメージなどにより、半導体基板の界面準位が増大することが暗電流の要因の一つになっている。
　この暗電流を低減させてイメージセンサの画素特性を改善するために、水素やフッ素といった原子でデバイス界面のダングリングボンドを終端する手法が用いられている。
　例えば、パッシベーション膜（ＳｉＮ膜）から水素を脱離させて半導体基板の受光素子であるフォトダイオードの表面のダングリングボンドと結合させて表面の暗電流を低減させる技術がある。
　しかしながら従来の構成では、画素部とその周辺回路部を含む半導体基板全てに水素が供給されるため、画素部での水素供給量を確保しようとすると、その周辺回路部における微細トランジスタへの水素供給量が過剰なものとなってしまい、半導体基板表面側で水素が余ってＮＢＴＩ（Negative Bias Temperature Instability）の劣化が生じるという問題があった。
　そこで、水素供給源となるパッシベーション膜が、画素部上と周辺回路部上とで異なる残留水素量に設定されるようにして、シンター処理で画素部と周辺回路部でパッシベーション膜から半導体表面部への水素供給量を別々に制御できるようにする技術が提案されている（例えば、特許文献１参照）。
　また、近年、複数の画素が配列された画素領域が形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、裏面照射型のイメージセンサチップと、信号処理回路が形成された信号処理チップとを、マイクロバンプによって接続した半導体モジュールなどが提案されている。
　すなわち、半導体チップ（半導体基板）を積層して構成されるイメージセンサなどが数多く開発されている。
　このように半導体チップを積層したイメージセンサにおいて、それぞれ半製品状態の画素アレイ及びロジック回路を備えた第１の半導体ウェハと第２の半導体ウェハとの貼り合わせ、第1の半導体ウェハの薄膜化、画素アレイとロジック回路間の電気的接続がなされ、その後、完全品状態にしてチップ化して、裏面照射型の固体撮像装置として構成される半導体装置の製造方法も提案されている（例えば、特許文献２参照）。
特開２００９－１８８０６８号公報 特開２０１０－２４５５０６号公報
　しかしながら、従来の技術では、半導体基板を積層して構成されるイメージセンサなどの製造の際に、画素部と周辺回路とで水素濃度を適正に制御することが困難であった。例えば、引用文献１のようにシンター処理によって画素領域の水素濃度を高めると、例えば、周辺回路に用いられる微細トランジスタにおいてＮＢＴＩ、ＨＣＩといった要素信頼性が劣化してしまう。
　特に、半導体基板を積層して構成されるイメージセンサの場合、積層される基板には必ず水素を含んだ膜が存在し、基板を貼り合わせる工程の後には２００℃乃至４００℃の熱処理が、基板が積層された状態で施される。そのため、積層基板全体の水素濃度は均一化されてしまうため、画素特性を向上させつつ、微細トランジスタの信頼性を維持することは困難であった。
　本技術はこのような状況に鑑みて開示するものであり、半導体基板を積層して構成される装置において、信号の出力特性を向上させつつ、微細トランジスタの信頼性を維持することができるようにするものである。
　本技術の第１の側面は、第１の半導体基板と、前記第１の半導体基板により提供される機能とは異なる機能を提供する第２の半導体基板と、前記第１の半導体基板および前記第２の半導体基板の界面準位を減少させるために用いられるダングリングボンド終端原子の拡散を防止する拡散防止膜とを備え、少なくとも２枚の半導体基板が積層されて、各半導体基板が電気的に接続され、前記拡散防止膜が、前記第１の半導体基板の界面と、前記第２の半導体基板の界面との間に挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される半導体装置である。
　前記第１の半導体基板の界面準位が前記第２の半導体基板の界面準位より少ないようにすることができる。
　前記第１の半導体基板と前記拡散防止膜との間に、前記ダングリングボンド終端原子を供給する原子供給膜がさらに挿入されるようにすることができる。
　前記ダングリングボンド終端原子は水素であり、シリコン窒化物薄膜により構成される、前記第１の半導体基板内の絶縁薄膜を、前記原子供給膜として用いるようにすることができる。
　前記拡散防止膜と前記第２の半導体基板との間に、前記ダングリングボンド終端原子を吸蔵する原子吸蔵膜がさらに挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層されるようにすることができる。
　前記ダングリングボンド終端原子は水素であり、チタンにより構成される、前記第２の半導体基板内の多層配線層、または取り出し電極を覆うバリアメタルを、前記原子吸蔵膜として用いるようにすることができる。
　固体撮像装置として構成され、前記第１の半導体基板に画素部が形成され、前記第２の半導体基板にロジック回路が形成されるようにすることができる。
　メモリ回路が形成される第３の半導体基板をさらに備え、前記第１の半導体基板と前記第３の半導体基板の間に前記第２の半導体基板が配置され、前記第２の半導体基板の界面と、前記第３の半導体基板の界面との間に、前記ダングリングボンド終端原子の拡散を防止する拡散防止膜がさらに挿入された状態で、前記第１の半導体基板乃至前記第３の半導体基板が積層されるようにすることができる。
　前記拡散防止膜は、プラズマＣＶＤにより形成されたＳｉＮ膜とされるようにすることができる。
　前記拡散防止膜が６００℃以上の成膜処理によって支持基板上に成膜され、前記支持基板上に成膜された前記拡散防止膜と前記第２の半導体基板とが接合され、前記支持基板が研磨されて除去され、前記第１の半導体基板の界面と前記第２の半導体基板の界面との間に前記拡散防止膜が挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層されるようにすることができる。
　前記拡散防止膜は、ＬＰ－ＣＶＤにより形成されたＳｉＮ膜とされるようにすることができる。
　前記拡散防止膜の膜密度が２.７ｇ/ｃｍ乃至３.５ｇ/ｃｍとされるようにすることができる。
　前記拡散防止膜の厚さが１５０ｎｍ以下とされるようにすることができる。
　前記拡散防止膜は、ＡＬＤ－ＣＶＤにより形成されたＳｉＮ膜とされるようにすることができる。
　前記第１の半導体基板と前記第２の半導体基板の多層配線層どうしが対向して積層されるようにすることができる。
　前記第１の半導体基板と前記第２の半導体基板の多層配線層どうしが対向しないように積層されるようにすることができる。
　本技術の第２の側面は、第１の半導体基板と、前記第１の半導体基板により提供される機能とは異なる機能を提供する第２の半導体基板と、前記第１の半導体基板および前記第２の半導体基板の界面準位を減少させるために用いられるダングリングボンド終端原子の拡散を防止する拡散防止膜とを備え、少なくとも２枚の半導体基板が積層されて、各半導体基板が電気的に接続され、前記拡散防止膜が、前記第１の半導体基板の界面と、前記第２の半導体基板の界面との間に挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される半導体装置を有する電子機器である。
　本技術の第１の側面および第２の側面においては、少なくとも２枚の半導体基板が積層されて、各半導体基板が電気的に接続され、前記拡散防止膜が、前記第１の半導体基板の界面と、前記第２の半導体基板の界面との間に挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される。
　本技術によれば、半導体基板を積層して構成される装置において、信号の出力特性を向上させつつ、微細トランジスタの信頼性を維持することができる。
ＭＯＳＦＥＴの半導体基板の一般的な構成例を示す図である。 本技術を適用した固体撮像装置の概略構成を示す図である。 本技術の一実施の形態に係る固体撮像装置の基本的な概略構成を示す。 本技術を適用した固体撮像装置の一実施の形態に係る構成例を示す断面図である。 図４の固体撮像装置の製造方式を説明する図である。 図４の固体撮像装置の製造方式を説明する図である。 図４の固体撮像装置の製造方式を説明する図である。 本技術を適用した固体撮像装置の別の実施の形態に係る構成例を示す断面図である。 本技術を適用した固体撮像装置の構成例をより簡素に示した図である。 本技術を適用した固体撮像装置の別の構成例を簡素に示した図である。 本技術を適用した固体撮像装置のさらに別の構成例を簡素に示した図である。 本技術を適用した固体撮像装置のさらに別の構成例を簡素に示した図である。 本技術を適用したバイポーラデバイスの構成例を簡素に示した図である。 拡散防止膜としてＬＰ－ＳｉＮを用いる場合の固体撮像装置の製造工程を説明する図である。 拡散防止膜としてＬＰ－ＳｉＮを用いる場合の固体撮像装置の製造工程を説明する図である。 拡散防止膜としてＬＰ－ＳｉＮを用いる場合の固体撮像装置の製造工程を説明する図である。 拡散防止膜としてＬＰ－ＳｉＮを用いる場合の固体撮像装置の製造工程を説明する図である。 ２つの半導体基板が積層されて固体撮像装置が構成される場合の別の例を示す図である。 ２つの半導体基板が積層されて固体撮像装置が構成される場合のさらに別の例を示す図である。 ３つの半導体基板が積層されて固体撮像装置が構成される場合の例を示す図である。 ３つの半導体基板が積層されて固体撮像装置が構成される場合の別の例を示す図である。 本技術を適用した電子機器の構成例を示すブロック図である。
　以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
　最初に、従来技術の問題点について説明する。
　例えば、ＭＯＳＦＥＴを構成する場合、通常シリコン（Ｓｉ）で構成される半導体基板（半導体ウェハ）上において、ソースとドレインに金属の電極が接続される。
　この際、シリコン（Ｓｉ）の表面には酸化されて二酸化珪素（ＳｉＯ２）膜が形成される。なお、ＳｉＯ２膜は、ゲート酸化膜とも称される。
　ＳｉとＳｉＯ２の境界では原子の結合手の数がうまく合わないので、Ｓｉや酸素の結合していない結合手（ダングリングボンド）ができる。このような部分では、Ｓｉ中の電子や正孔が捕らわれやすくなる。
　このように、異種の物質の界面にできて電子や正孔を捕まえるはたらきをもつダングリングボンドは界面準位と呼ばれる半導体素子特性に影響を与えることが知られている。
　上記のような界面準位が、例えば画素トランジスタのゲート酸化膜とＳｉ基板界面に存在すると、前記画素トランジスタにおいてフリッカーノイズやランダムテレグラフノイズといった特性が劣化する。
　また、上記のような界面準位が、例えばＰＤが形成されたＳｉ基板の表面に存在すると、前記界面準位を介して電流が流れることとなり、前記ＰＤを利用した固体撮像装置における暗電流特性が劣化することが知られている。
　例えば、固体撮像素子の製造過程におけるプラズマ処理（ＣＶＤやドライエッチング）でのチャージアップやＵＶ照射などのプラズマダメージなどにより、半導体基板の界面準位が増大する。暗電流や画素トランジスタのフリッカーノイズやランダムテレグラフノイズの発生は、イメージセンサなどの固体撮像素子において、画質を劣化させる。
　この暗電流や画素トランジスタのフリッカーノイズやランダムテレグラフノイズを低減させてイメージセンサの画素特性を改善するために、水素やフッ素といった原子でデバイス界面のダングリングボンドを終端する手法が用いられている。
　例えば、パッシベーション膜（ＳｉＮ膜）から水素を脱離させて半導体基板の受光素子であるフォトダイオードの表面のダングリングボンドと結合させて表面の暗電流を低減させる技術がある。画素トランジスタのゲート酸化膜と半導体基板との界面のダングリングボンドと結合させてフリッカーノイズやランダムテレグラフノイズを低減させる技術もある。
　図１は、画素部を構成する半導体基板の一般的な構成例を示す図である。同図に示されるように、この半導体基板は、シリコンで構成される基板上に、層間膜が形成され、層間膜上に多層配線層が形成されている。
　また、同図においては図中中央にトランジスタが形成されており、基板上にゲート酸化膜が形成されて、ゲート酸化膜上にゲート電極が形成されている。また、基板表面には、ソース電極、チャネル、ドレイン電極、およびＰＤ（フォトダイオード）が形成されている。
　図１において×印で示される部分がこの半導体基板の界面となる。すなわち、ゲート酸化膜とチャネルとの境界面と平行な図中水平方向の面が界面とされる。上述したように、この界面においてダングリングボンドを終端させ、界面準位を減少させることにより暗電流や画素トランジスタのフリッカーノイズやランダムテレグラフノイズを抑止することができる。
　しかしながら、例えば、水素などを用いてダングリングボンドを終端させた場合、暗電流や画素トランジスタのフリッカーノイズやランダムテレグラフノイズとは別の問題が生じすることがある。
　例えば、画素部とその周辺回路部を含む半導体基板全てに水素が供給されると、周辺回路部における微細トランジスタへの水素供給量が過剰なものとなってしまい、ＮＢＴＩ（Negative Bias Temperature Instability）の劣化が生じるという問題があった。
　ＳｉＯ２-Ｓｉ界面のダングリングボンドは、水素により不活性化されてＳｉ-Ｈとして存在するが、高温・高バイアスのストレスとホールの存在によって、電気化学反応を起こし、水素を解放することがある。その際、ダングリングボンド(Ｓｉ＋)は界面準位となり、水素はゲート酸化膜中へと拡散していく。
　そうすると、ゲート酸化膜中を拡散する水素の一部が、トラップを形成する。このような界面準位の増加、酸化膜中のトラップに起因してＮＢＴＩが悪化すると考えられる。
　また、界面で解放された水素がゲート酸化膜中に拡散すると、ホットキャリア劣化（ＣＨＩ）を加速させたり、ダングリングボンドによるフリッカーノイズを発生させると考えられている。
　その一方で、近年、複数の画素が配列された画素領域が形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、裏面照射型のイメージセンサチップと、信号処理回路が形成された信号処理チップとを、マイクロバンプによって接続した半導体モジュールなどが提案されている。
　すなわち、半導体チップ（半導体基板）を積層して構成されるイメージセンサなどが数多く開発されている。
　従来技術では、半導体基板を積層して構成されるイメージセンサなどの製造の際に、画素部と周辺回路とで水素濃度を適正に制御することが困難であった。例えば、シンター処理によって画素領域の水素濃度を高めると、例えば、周辺回路に用いられる微細トランジスタにおいてＮＢＴＩ、ＨＣＩといった要素信頼性が劣化してしまう。
　特に、半導体基板を積層して構成されるイメージセンサの場合、積層される基板には必ず水素を含んだ膜が存在し、基板を貼り合わせる工程の後には２００℃乃至４００℃の熱処理が、基板が積層された状態で施される。そのため、積層基板全体の水素濃度は均一化されてしまう。
　このように、従来の技術では、積層型の固体撮像装置などにおいて、画質の向上と、微細トランジスタの信頼性の維持は、トレードオフの関係となっており、両立させることは困難であった。
　よって、例えば、画素部を有する半導体基板のみ、界面準位を減少させることができるようにする技術が待望されていた。
　そこで、本技術では、例えば、画素部を有する半導体基板のみ、界面準位を減少させ、画質を向上させ、かつ、微細トランジスタの信頼性を維持することができるようにする。
　図２は、本技術を適用した固体撮像装置の概略構成を示す図である。この固体撮像装置１は、例えば、ＣＭＯＳイメージセンサとして構成される。
　図２の固体撮像装置１は、半導体基板１１例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。
　画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。画素２は、１つの単位画素として構成することができる。
　また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
　周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。
　制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
　図３に、本技術の一実施の形態に係る固体撮像装置の基本的な概略構成を示す。
　従来の固体撮像装置１５１は、図３のＡに示すように、１つの半導体チップ１５２内に、画素領域１５３と、制御回路１５４と、信号処理するためのロジック回路１５５とを搭載して構成される。通常、画素領域１５３と制御回路１５４でイメージセンサ１５６が構成される。
　これに対して、本技術の一実施の形態における固体撮像装置は、図３のＢに示されるように、第１の半導体チップ部２２に画素領域２３と制御領域２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。
　あるいはまた、本技術の一実施の形態における固体撮像装置は、図３のＣに示されるように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６にと制御領域２４、信号処理回路を含むロジック回路２５を搭載する。
　そして、第１及び第２の半導体チップ部２２及び２６を相互に電気的に接続して１つの半導体チップとして固体撮像装置が構成される。
　すなわち、本技術の一実施の形態における固体撮像装置は、半導体チップ（半導体基板）を積層して構成される。
　次に、半導体基板を積層して構成される固体撮像装置の製造方法について説明する。
　図４は、本技術を適用した固体撮像装置の一実施の形態に係る構成例を示す断面図である。この固体撮像装置は、第１の半導体基板と第２の半導体基板とを積層して構成される裏面照射型ＣＭＯＳイメージセンサとして構成される。
　図４に示されるように、第１の半導体基板３１の各領域に、半製品状態のイメージセンサ、すなわち画素アレイ（以下、画素領域という）２３と制御領域２４を形成する。
　すなわち、半導体基板（例えばシリコン基板）３１の各領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）を形成し、その半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３を形成する。
　半導体ウェル領域３２は、第１導電型、例えば、ｐ型の不純物を導入して形成し、ソース／ドレイン領域３３は、第２導電型、例えばｎ型の不純物を導入して形成する。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基板表面からのイオン注入で形成する。
　フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５を有して形成される。
　画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極３６を形成し、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、画素トランジスタＴｒ２を形成する。なお、ここでは、複数の画素トランジスタを、２つの画素トランジスタ（Ｔｒ１、Ｔｒ２）で代表して示すこととする。
　フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。
　各単位画素３０は、素子分離領域３８によって分離される。素子分離領域３８は、半導体基板３１を酸化処理してシリコン酸化膜を形成するいわゆるＬＯＣＯＳや、半導体基板３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。
　一方、制御領域２４側では、半導体基板３１に制御回路を構成するＭＯＳトランジスタを形成する。図５では、ＭＯＳトランジスタＴｒ３、ＭＯＳトランジスタＴｒ４で代表して、制御領域２４を構成するＭＯＳトランジスタを示す。
　各ＭＯＳトランジスタは、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とのより形成される。
　次いで、第１の半導体基板３１の表面上に、１層目の層間絶縁膜３９を形成し、その後、層間絶縁膜３９に接続孔を形成し、所要のトランジスタに接続する接続導体４４を形成する。
　高さの異なる接続導体４４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ（例えば、シリコン酸化膜）と、ゲート電極３６やソース／ドレイン領域３３に接続するコンタクト開口（後に接続導体４４で埋める）をするためのエッチングにおけるエッチングストッパとなる第２絶縁薄膜４３ｂを積層する。
　本技術では、第２絶縁薄膜４３ｂとしてシリコン窒化物薄膜を用い、例えば、膜厚３５乃至１５０ｎｍ程度のＳｉＣＮを用いる。これにより、第２絶縁薄膜４３ｂは、水素供給膜としても機能することになる。すなわち、第１の半導体基板３１に設けられる第２絶縁薄膜４３ｂは、後述する第２絶縁薄膜４３ｚよりも水素濃度が高いものとされる。
　第２絶縁薄膜４３ｂ上には、１層目の層間絶縁膜３９が形成される。そして、１層目の層間絶縁膜３９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａおよび第２絶縁薄膜４３ｂを選択エッチングして接続孔を形成する。
　そして、各接続孔に接続導体４４を埋め込む。
　次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層（この例では３層）のメタル配線４０を形成して多層配線層４１を形成する。メタル配線４０は、銅（Ｃｕ）配線で形成する。通常、各銅配線は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層４１上に銅配線４０のキャップ膜、いわゆる保護膜４２を形成する。
　さらに、例えば、外部との信号の入出力に用いられる取り出し電極を構成するメタルパッドなども必要に応じてバリアメタル膜で覆われる。
　次に、保護膜４２上に、例えば、水素などの半導体表面のダングリングボンド終端に適した原子・分子の拡散防止膜９９ａを形成する。拡散防止膜９９ａには、例えば、膜厚５００乃至１５００μｍ程度のプラズマＣＶＤにより形成された、例えば、ＳｉＮ膜が用いられる。
　ここで、４３ｂと９９ａはともにシリコン窒化薄膜であるが、製法を変えることで薄膜中の水素含有量を制御することが可能であり、水素含有量を変えることで、水素含有量の多い膜を水素供給膜、水素含有量の少ない膜を水素拡散防止膜として機能させることが可能となる。
　ここまでの工程により、半製品状態の画素領域２３及び制御領域２４を有する第１の半導体基板３１が形成されることになる。
　一方、図６に示されるように、第２の半導体基板（半導体チップ）４５の各領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路２５を形成する。すなわち、半導体基板（例えばシリコン基板）４５の表面側のｐ型の半導体ウェル領域４６に、素子分離領域５０で分離されるようにロジック回路を構成する複数のＭＯＳトランジスタを形成する。ここでは、複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ６，ＭＯＳトランジスタＴｒ７、ＭＯＳトランジスタＴｒ８で代表する。
　各ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有して形成される。ロジック回路２５では、ＣＭＯＳトランジスタで構成することができる。
　次いで、第２の半導体基板４５の表面上に、１層目の層間絶縁膜４９を形成し、その後、層間絶縁膜４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４を形成する。
　高さの異なる接続導体５４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ（例えば、シリコン酸化膜）と、エッチングストッパとなる第２絶縁薄膜４３ｚを積層する。
　本技術では、第２の半導体基板４５に設けられる第２絶縁薄膜４３ｚは、第２絶縁薄膜４３ｂとは異なる成膜条件で成膜することで、第２絶縁薄膜４３ｂよりも水素濃度の低い膜として形成される。
　この第２絶縁薄膜４３ｚ上に１層目の層間絶縁膜４９を形成する。そして、１層目の層間絶縁膜４９に深さの異なる接続孔をエッチングストッパとなる第２絶縁薄膜４３ｚまで選択的に形成する。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｚを選択エッチングして接続孔を形成する。そして、各接続孔に接続導体５４を埋め込む。
　一方、各領域の所要の位置において、第１層の層間絶縁膜４９の表面から半導体基板４５内の所望の深さ位置にわたって接続孔を形成し、この接続孔内に取り出し電極用の接続導体５１を埋め込む。この接続導体５１としては、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンなどで形成することができる。
　なお、接続導体５１を埋め込む前に、接続孔の内壁面に接続導体５１と半導体基板４５とを絶縁するための絶縁膜５２を形成して置く。
　次いで、各接続導体５４及び電極取り出し用の接続導体５１に接続するように、層間絶縁膜４９を介して複数層、本例では３層のメタル配線５３を形成して多層配線層５５を形成する。
　メタル配線５３は、銅（Ｃｕ）配線で形成する。上述と同様に、多層配線層５５上に銅配線（メタル配線）５３のキャップ膜、いわゆる保護膜５６を形成する。
　次に、保護膜５６上に、例えば、水素などの半導体表面のダングリングボンド終端に適した原子・分子の拡散防止膜９９ｂを形成する。拡散防止膜９９ｂには、例えば、膜厚３００乃至１５００μｍ程度のプラズマＣＶＤにより形成された、例えば、ＳｉＮ膜が用いられる。
　ここでまでの工程により、半製品状態のロジック回路２５を有する第２の半導体基板４５が形成されることになる。
　次に、図７に示すように、第１の半導体基板３１と第２の半導体基板４５とを、互いの多層配線層４１及び５５が向き合うように、貼り合わせる。貼り合わせは、例えばプラズマ接合と、接着剤による接合がある。
　プラズマ接合の場合は、第１の半導体基板３１と第２の半導体基板４５の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＣＶＤにより形成された、例えば、ＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいはＳｉＣ膜などの膜５７を形成する。この膜５７が形成された接合面をプラズマ処理して重ね合わせ、その後アニール処理して両者が接合される。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。
　貼り合わせ処理の際の熱処理によって、第２絶縁薄膜４３ｂから第１の半導体基板３１の界面に水素が供給される。
　接着剤接合の場合は、第１の半導体基板３１および第２の半導体基板４５の接合面の一方に接着剤層５８を形成し、この接着剤層５８を介して重ね合わせて両者を接合する。
　そして、第１の半導体基板３１の裏面３１ｂ側から研削、研磨して第１の半導体基板３１を薄膜化する。この薄膜化は、フォトダイオード（ＰＤ）が臨むように行われる。薄膜化したのち、フォトダイオード（ＰＤ）の裏面に暗電流抑制のためのｐ型半導体層を形成する。半導体基板３１の厚さは例えば６００μｍ程度あるが、例えば１μｍ～１０μｍ、好ましくは１μｍ～５μｍ程度となるように、薄膜化する。
　薄膜化の後、基板裏面上に例えばシリコン酸化膜などによる層間絶縁膜５９を形成する。この第１の半導体基板３１の裏面３１ｂが裏面照射型の固体撮像装置として構成されたときの、光入射面となる。
　薄膜化した第１の半導体基板３１に対し、所要の位置に、裏面３１ｂ側から第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１を形成する。同時に、第１の半導体基板３１に、この貫通接続孔６１に近接して裏面３１ｂ側から第１の半導体基板３１側の１層目の配線４０に達する接続孔６２を形成する。
　貫通接続孔６１や接続孔６２のコンタクト径は１～５μｍのサイズで形成できる。貫通接続孔６１及び接続孔６２は、第１の半導体基板３１を薄膜化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔６１や接続孔６２コンタクト深さは、例えば５μｍ～１５μｍ程度の深さとすることができる。次いで、貫通接続孔６１及び接続孔６２の内壁面に、半導体基板３１と電気的に絶縁するための絶縁膜６３を形成する。
　次に、貫通接続孔６１及び接続孔６２内に貫通接続導体６４および接続導体６５を埋め込む。これら貫通接続導体６４及び接続導体６５は、例えば銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いることができる。
　その後、第１の半導体基板３１の裏面全面に絶縁保護膜６６を形成する。絶縁保護膜６６としては、例えばＳｉＣＮ膜、プラズマ・シリコン窒化膜、ＳｉＣ膜などを用いることができる。
　さらに、遮光すべき領域上に遮光膜６７を形成する。遮光膜６７としては、例えばタングステンなどの金属膜を用いることができる。この遮光膜６７を接地電位とされた半導体ウェル領域３２に電気的に接続させ、遮光膜６７が電気的にフローティング状態になるのを避けることができる。また、半導体ウェル領域３２に電気的に接続された遮光膜６７に接地電位を与えることにより、半導体ウェル領域３２が電気的にフローティング状態になるのを避けることができる。
　また、遮光膜６７を被覆するように、全面にパシベーション膜６８を形成する。パシベーション膜６８としては、例えばプラズマ・シリコン窒化膜、ＣＶＤ－ＳｉＶ膜などを用いる。
　次いで、パシベーション膜６８および絶縁保護膜６６の貫通接続導体６４を形成し、接続導体６５に対応する部分に接続孔６９を形成した後、バリアメタル膜７１を介してアルミニウム膜による接続用配線７２を形成する。バリアメタル膜７１は、例えばＴｉ(下)／ＴｉＮ(上)の積層膜で形成される。
　接続用配線７２は、接続孔６９を通じて貫通接続導体６４と接続導体６５に接続される。この接続用配線７２は、画素領域２３及び制御領域２４と、ロジック回路２５との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドの役割を担う。以後、接続用配線７２を電極パッドという。
　従って、第１の半導体基板３１に形成された画素領域２３及び制御領域２４からなるイメージセンサと、第２の半導体基板４５に形成されたロジック回路２５とは、接続導体６５、電極パッド７２、貫通接続導体６４を通じて電気的に接続されることになる。
　その後、平坦化膜７３が形成され、平坦化膜７３上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成し、その上にオンチップマイクロレンズ７５を形成する。
　各オンチップカラーフィルタ７４およびオンチップマイクロレンズ７５は、画素アレイの各単位画素に対応して形成される。
　次いで、レンズ材料膜７５ａ及び平坦化膜７３を選択的にエッチング除去して、電極パッド７２を露出させる。一方、第２の半導体基板４５側では、表面を研削、研磨して取り出し電極となる接続導体５１の面を露出させる。
　第２の半導体基板４５の接続導体５１が露出面にパシベーション膜７６を形成した後、接続導体５１に対応する開口７７を形成し、開口７７を通じて接続導体５１に電気的に接続した球状をなす電極バンプ７８を形成する。
　これにより、第１の半導体基板３１においては、画素領域２３、制御領域２４が完成品状態となり、第２の半導体基板４５においては、ロジック回路２５が完成品状態になる。
　次いで、各チップに分割して、図４に示す裏面照射型の固体撮像装置が得られることになる。
　図４に示されるように、本技術を適用した固体撮像装置においては、第１の半導体基板３１と第２の半導体基板４５との接合面に拡散防止膜９９ａおよび拡散防止膜９９ｂが配置されることになる。これにより、積層された各半導体基板間での水素原子・分子の移動を抑止して、第１の半導体基板３１の水素濃度と、第２の半導体基板４５の水素濃度が平準化されることを抑止することができる。
　また、本技術を適用した固体撮像装置においては、第１の半導体基板３１に設けられる第２絶縁薄膜４３ｂが水素供給膜として機能する。従って、シンター処理などを行うことなく、第１の半導体基板３１のみ、水素濃度を高めることができる。
　従って、本技術によれば、半導体基板が積層されて構成される固体撮像装置において、画素部を有する半導体基板のみ、界面準位を減少させることができる。
　また、近年、完成品の薄型化などを考慮し、例えば、第１の半導体基板３１のメタル配線と、第２の半導体基板４５のメタル配線とを直接接合する、いわゆるＣｕ－Ｃｕ接合と呼ばれる手法が用いられることもある。
　図８は、本技術を適用した固体撮像装置の別の実施の形態に係る構成例であり、Ｃｕ－Ｃｕ接合により製造された固体撮像装置の構成例を示す図である。この固体撮像装置は、やはり第１の半導体チップと第２の半導体チップとを積層して構成される裏面照射型ＣＭＯＳイメージセンサとして構成される。
　図８に示される固体撮像装置を製造する場合、先ず、第１の半導体基板３１の各領域に、半製品状態のイメージセンサ、すなわち画素領域２３と制御領域２４を形成する。この形成工程は、図４乃至図７を参照して上述した実施の形態と同様なので、詳細な説明は省略する。
　ただし、図８の構成の場合、第１の半導体基板３１上に多層配線層４１を形成するが、最上層の配線４０を形成した時点で終了する。すなわち、最上層の配線４０が露出した状態とし、その上には図５に示される保護膜４２が形成されない。
　また、最上層の配線４０を形成するのに先立って、層間絶縁膜３９上に、例えば、水素などの半導体表面のダングリングボンド終端に適した原子・分子の拡散防止膜９９を形成する。拡散防止膜９９には、例えば、膜厚５００乃至１５００μｍ程度のプラズマＣＶＤにより形成された、例えば、ＳｉＮ膜が用いられる。
　さらに、拡散防止膜９９上にも層間絶縁膜３９が形成される。
　また、第２の半導体基板４５の各領域に、半製品状態の信号処理するためのロジック回路２５を形成する。この形成工程は、やはり図４乃至図７を参照して上述した実施の形態と同様なので、詳細な説明は省略する。
　ただし、図８の構成の場合、第２の半導体基板４５上に多層配線層５５を形成するが、最上層の配線５３を形成した時点で終了する。すなわち、最上層の配線５３が露出した状態とし、その上には図６に示される保護膜５６が形成されない。
　そして、第１の半導体基板３１と第２の半導体基板４５とを、多層配線層４１及および多層配線層５５が向き合うように、互いの配線４０と配線５３を接合し、互いの層間絶縁膜３９と層間絶縁膜４９を接合させて貼り合わせる。
　ここで、配線４０、および配線５３は銅（Ｃｕ）配線とされ、層間絶縁膜３９、および層間絶縁膜４９はシリコン酸化膜とされる。
　そして、互いの配線４０と配線５３とが直接接触するように、半導体基板３１と半導体基板４５を重ね合わせ、所要の加重をかけながら加熱することで、配線４０と配線５３を直接接合する。同時に層間絶縁膜３９と層間絶縁膜４９も接合される。
　なお、接合時の加熱温度は、Ｃｕ配線が損なわれない程度の温度とし、例えば、２００乃至４００℃程度とされる。
　また、接合時の熱処理によって、第２絶縁薄膜４３ｂから第１の半導体基板３１の界面に水素が供給される。
　図８に示されるように、本技術を適用した固体撮像装置においては、第１の半導体基板３１における最上層の配線４０の下（図中上側）に拡散防止膜９９が配置されることになる。これにより、積層された各半導体基板間での水素原子・分子の移動を抑止して、第１の半導体基板３１の水素濃度と、第２の半導体基板４５の水素濃度が平準化されることを抑止することができる。
　また、図８の固体撮像装置においては、やはり第１の半導体基板３１に設けられる第２絶縁薄膜４３ｂが水素供給膜として機能する。従って、シンター処理などを行うことなく、第１の半導体基板３１のみ、水素濃度を高めることができる。
　このように、Ｃｕ－Ｃｕ接合により製造された固体撮像装置においても、本技術によれば、半導体基板が積層されて構成される固体撮像装置において、画素部を有する半導体基板のみ、界面準位を減少させることができる。
　以上においては、第２絶縁薄膜４３ｂを水素供給膜とする例について説明したが、他の部材が水素供給膜とされるようにしてもよい。
　図９は、本技術を適用した固体撮像装置の構成例をより簡素に示した図である。
　図９に示されるように、本技術を適用した固体撮像装置２００は、２つの能動素子層を有する積層型の固体撮像装置として構成される。
　すなわち、図９においては、固体撮像装置２００の受光面となる上部にデバイス層２０１が配置され、受光面の反対側となる下部にデバイス層２０２が配置される。デバイス層２０１は、例えば、画素部を有する第１の半導体基板とされ、デバイス層２０２は、例えば、ロジック回路を有する第２の半導体基板とされる。
　また、図９においては、デバイス層２０１とデバイス層２０２との間に、拡散防止膜２０３が挿入されている。拡散防止膜２０３は、界面準位の減少のために用いられる物質（例えば、水素）の拡散防止に適した素材で構成される膜とされる。
　なお、図９では、第１の半導体基板と第２の半導体基板との間に拡散防止膜２０３が挿入されるように図示されているが、実際には、第１の半導体基板における界面と、第２の半導体基板における界面との間に拡散防止膜２０３が挿入されるようにすればよい。例えば、図８を参照して上述したように、第１の半導体基板３１上に多層配線層４１の最上層の配線４０を形成するのに先立って、層間絶縁膜３９上に拡散防止膜が形成されるようにしてもよい。
　また、図９においては、拡散防止膜２０３とデバイス層２０１との間に原子供給膜２０４が挿入されている。原子供給膜２０４は、例えば、上述した第２絶縁薄膜４３ｂなどにより構成され、ダングリングボンド終端原子として水素などを供給する。
　なお、第２絶縁薄膜４３ｂは、原子供給膜２０４の一例であり、他の部材によって原子供給膜２０４が構成されるようにしても構わない。
　すなわち、デバイス層２０１および原子供給膜２０４によって能動素子層Ａが構成され、デバイス層２０２によって能動素子層Ｂが構成され、能動素子層Ａと能動素子層Ｂとの間に拡散防止膜２０３が挿入されるようにすればよい。
　このような構成とすることで、画素部を有する能動素子層においてのみ、界面準位を減少させることができる。
　あるいはまた、画素部を有しない能動素子層のダングリングボンド終端原子の濃度を低下させるような工夫がなされるようにしてもよい。
　図１０は、本技術を適用した固体撮像装置の別の構成例を簡素に示した図である。
　図１０に示されるように、本技術を適用した固体撮像装置２２０は、やはり２つの能動素子層を有する積層型の固体撮像装置として構成される。
　すなわち、図１０においては、固体撮像装置２２０の受光面となる上部にデバイス層２２１が配置され、受光面の反対側となる下部にデバイス層２２２が配置される。デバイス層２２１は、例えば、画素部を有する第１の半導体基板とされ、デバイス層２２２は、例えば、ロジック回路を有する第２の半導体基板とされる。
　また、図１０においては、デバイス層２２１とデバイス層２２２との間に、拡散防止膜２２３が挿入されている。拡散防止膜２２３は、界面準位の減少のために用いられる物質（例えば、水素）の拡散防止に適した素材で構成される膜とされる。
　なお、図１０では、第１の半導体基板と第２の半導体基板との間に拡散防止膜２２３が挿入されるように図示されているが、実際には、第１の半導体基板における界面と、第２の半導体基板における界面との間に拡散防止膜２２３が挿入されるようにすればよい。例えば、図８を参照して上述したように、第１の半導体基板３１上に多層配線層４１の最上層の配線４０を形成するのに先立って、層間絶縁膜３９上に拡散防止膜が形成されるようにしてもよい。
　また、図１０においては、拡散防止膜２２３とデバイス層２２１との間に原子供給膜２２４が挿入されている。原子供給膜２２４は、例えば、上述した第２絶縁薄膜４３ｂなどにより構成され、ダングリングボンド終端原子として水素などを供給する。
　さらに、図１０においては、拡散防止膜２２３とデバイス層２２１との間に原子吸蔵膜２２５が挿入されている。原子吸蔵膜２２５は、ダングリングボンド終端原子（例えば、水素）の吸蔵に適した素材により構成される。例えば、図６に示されるメタル配線５３を覆うバリアメタルを原子吸蔵膜２２５として用いることができる。
　すなわち、図６を参照して上述したように、各接続導体５４及び電極取り出し用の接続導体５１に接続するように、層間絶縁膜４９を介して複数層のメタル配線５３を形成して多層配線層５５を形成する。
　メタル配線５３は、銅（Ｃｕ）配線で形成する。このとき、各銅配線がＣｕ拡散を防止するバリアメタルで覆われるようにする。例えば、ダングリングボンド終端原子として水素が用いられる場合、バリアメタルには、例えば、水素を吸蔵するのに適したチタンなどが用いられる。
　そして、多層配線層５５上に銅配線５３のキャップ膜、いわゆる保護膜５６が形成されるようにする。
　このようにすることで、図１０に示される原子吸蔵膜２２５を、第２の半導体基板のメタル配線を覆うバリアメタルによって構成することができる。
　なお、バリアメタルは、原子吸蔵膜２２５の一例であって、他の部材により原子吸蔵膜２２５が構成されるようにしても構わない。
　すなわち、デバイス層２２１および原子供給膜２２４によって能動素子層Ａが構成され、デバイス層２２２によって能動素子層Ｂが構成され、能動素子層Ａと能動素子層Ｂとの間に拡散防止膜２２３および原子吸蔵膜２２５が挿入されるようにすればよい。
　このような構成とすることで、画素部を有する能動素子層においてのみ、界面準位を減少させることができ、さらに、画素部を有しない能動素子層のダングリングボンド終端原子の濃度を低下させることが可能となる。
　ここまで、２つの能動素子層を有する積層型の固体撮像装置に本技術を適用する例について説明したが、３つの能動素子層を有する積層型の固体撮像装置に本技術を適用することも可能である。
　図１１は、本技術を適用した固体撮像装置のさらに別の構成例を簡素に示した図である。
　図１１に示されるように、本技術を適用した固体撮像装置２４０は、３つの能動素子層を有する積層型の固体撮像装置として構成される。
　すなわち、図１１においては、固体撮像装置２４０の受光面となる上部にデバイス層２４１が配置され、受光面の反対側となる下部にデバイス層２４３が配置され、デバイス層２４１とデバイス層２４３との間にデバイス層２４２が配置される。デバイス層２４１は、例えば、画素部を有する第１の半導体基板とされ、デバイス層２４２は、例えば、ロジック回路を有する第２の半導体基板とされ、デバイス層２４３は、例えば、メモリ回路を有する第３の半導体基板とされる。
　なお、デバイス層２４３を構成する第３の半導体基板は、第１の半導体基板または第２の半導体基板と同様に製造され、画素部またはロジック回路の機能に代えてＤＲＡＭ、ＳＲＡＭなどのメモリ回路の機能がパターニングされた半導体基板とされる。
　メモリ回路においては、第３の半導体基板の界面準位の増加により、フリッカーノイズ、ＲＴＮ（Random Telegraph Noise）などが発生することにより、ＤＲＡＭにおけるリテンション特性のようなメモリ特性が劣化することが知られている。
　すなわち、固体撮像装置２４０においては、デバイス層２４１と同様にデバイス層２４３の界面準位を減少させるようにすることが望ましい。
　また、図１１においては、デバイス層２４１とデバイス層２４２との間に、拡散防止膜２４４が挿入されている。拡散防止膜２４４は、界面準位の減少のために用いられる物質（例えば、水素）の拡散防止に適した素材で構成される膜とされる。
　なお、図１１では、第１の半導体基板と第２の半導体基板との間に拡散防止膜２４４が挿入されるように図示されているが、実際には、第１の半導体基板における界面と、第２の半導体基板における界面との間に拡散防止膜２４４が挿入されるようにすればよい。
　また、図１１においては、拡散防止膜２４４とデバイス層２４１との間に原子供給膜２４５が挿入されている。原子供給膜２４５は、ダングリングボンド終端原子として水素などを供給する。
　さらに、図１１においては、デバイス層２４２とデバイス層２４３との間に、拡散防止膜２４６が挿入されている。拡散防止膜２４６は、界面準位の減少のために用いられる物質（例えば、水素）の拡散防止に適した素材で構成される膜とされる。
　なお、図１１では、第２の半導体基板と第３の半導体基板との間に拡散防止膜２４６が挿入されるように図示されているが、実際には、第２の半導体基板における界面と、第３の半導体基板における界面との間に拡散防止膜２４６が挿入されるようにすればよい。
　また、図１１においては、拡散防止膜２４６とデバイス層２４３との間に原子供給膜２４７が挿入されている。原子供給膜２４５は、ダングリングボンド終端原子として水素などを供給する。
　すなわち、デバイス層２４１および原子供給膜２４５によって能動素子層Ａが構成され、デバイス層２４２によって能動素子層Ｂが構成され、デバイス層２４３および原子供給膜２４７によって能動素子層Ｃが構成され、能動素子層Ａと能動素子層Ｂとの間に拡散防止膜２４４挿入され、能動素子層Ｂと能動素子層Ｃとの間に拡散防止膜２４６が挿入されるようにすればよい。
　このような構成とすることで、画素部を有する能動素子層およびメモリ回路を有する能動素子層においてのみ、界面準位を減少させることができる。
　あるいはまた、原子供給膜を設けずに固体撮像装置が構成されるようにしてもよい。
　図１２は、本技術を適用した固体撮像装置のさらに別の構成例を簡素に示した図である。
　図１２に示されるように、本技術を適用した固体撮像装置２６０は、３つの能動素子層を有する積層型の固体撮像装置として構成される。
　すなわち、図１２においては、固体撮像装置２６０の受光面となる上部にデバイス層２６１が配置され、受光面の反対側となる下部にデバイス層２６３が配置され、デバイス層２６１とデバイス層２６３との間にデバイス層２６２が配置される。デバイス層２６１は、例えば、画素部を有する第１の半導体基板とされ、デバイス層２６２は、例えば、ロジック回路を有する第２の半導体基板とされ、デバイス層２６３は、例えば、メモリ回路を有する第３の半導体基板とされる。
　なお、デバイス層２６３を構成する第３の半導体基板は、第１の半導体基板または第２の半導体基板と同様に製造され、画素部またはロジック回路の機能に代えてＤＲＡＭ、ＳＲＡＭなどのメモリ回路の機能がパターニングされた半導体基板とされる。
　メモリ回路においては、第３の半導体基板の界面準位の増加により、フリッカーノイズ、ＲＴＮ（Random Telegraph Noise）などが発生することにより、ＤＲＡＭにおけるリテンション特性のようなメモリ特性が劣化することが知られている。
　すなわち、固体撮像装置２６０においては、デバイス層２６１と同様にデバイス層２６３の界面準位を減少させるようにすることが望ましい。
　また、図１２においては、デバイス層２６１とデバイス層２６２との間に、拡散防止膜２６４が挿入されている。拡散防止膜２６４は、界面準位の減少のために用いられる物質（例えば、水素）の拡散防止に適した素材で構成される膜とされる。
　なお、図１２では、第１の半導体基板と第２の半導体基板との間に拡散防止膜２６４が挿入されるように図示されているが、実際には、第１の半導体基板における界面と、第２の半導体基板における界面との間に拡散防止膜２６４が挿入されるようにすればよい。
　図１２の構成においては、拡散防止膜２６４とデバイス層２６１との間に原子供給膜が挿入されない。
　さらに、図１２においては、デバイス層２６２とデバイス層２６３との間に、拡散防止膜２６６が挿入されている。拡散防止膜２６６は、界面準位の減少のために用いられる物質（例えば、水素）の拡散防止に適した素材で構成される膜とされる。
　なお、図１２では、第２の半導体基板と第３の半導体基板との間に拡散防止膜２６６が挿入されるように図示されているが、実際には、第２の半導体基板における界面と、第３の半導体基板における界面との間に拡散防止膜２６６が挿入されるようにすればよい。
　図１２の構成においては、拡散防止膜２６６とデバイス層２６３との間に原子供給膜が挿入されない。
　すなわち、デバイス層２６１によって能動素子層Ａが構成され、デバイス層２６２によって能動素子層Ｂが構成され、デバイス層２６３によって能動素子層Ｃが構成され、能動素子層Ａと能動素子層Ｂとの間に拡散防止膜２６４挿入され、能動素子層Ｂと能動素子層Ｃとの間に拡散防止膜２６６が挿入されるようにすればよい。
　そして、例えば、デバイス層２６１、デバイス層２６２、およびデバイス層２６３をそれぞれ貼り合わせた後、２００乃至４００℃程度の水素シンター処理が行われ、デバイス層２６１およびデバイス層２６３の界面準位を減少させる。この際、拡散防止膜２６４と拡散防止膜２６６に挟まれたデバイス層２６２には、水素がほとんど侵入しない。
　このような構成とすることで、画素部を有する能動素子層およびメモリ回路を有する能動素子層においてのみ、界面準位を減少させることができる。
　なお、２つの能動素子層を有する積層型の固体撮像装置においても、原子供給膜が挿入されないようにしてもよい。例えば、図９に示される固体撮像装置２００において、原子供給膜２０４が挿入されないようにしてもよい。
　以上においては、本技術を固体撮像装置に適用する例について説明したが、固体撮像装置以外のデバイスにも本技術を適用することができる。例えば、本技術を無線トランシーバなどのバイポーラデバイスに適用することも可能である。
　図１３は、本技術を適用したバイポーラデバイスの構成例を簡素に示した図である。
　図１３に示されるように、本技術を適用したバイポーラデバイス２８０は、例えば、２つの能動素子層を有する積層型の無線トランシーバとして構成される。
　すなわち、図１３においては、バイポーラデバイス２８０の上部にデバイス層２８１が配置され、下部にデバイス層２８２が配置される。デバイス層２８１は、例えば、バイポーラ素子を有する第１の半導体基板とされ、デバイス層２８２は、例えば、ロジック回路を有する第２の半導体基板とされる。
　なお、バイポーラデバイス２８０においては、デバイス層２８１のみ界面準位を減少させるようにすることが望ましい。
　また、図１３においては、デバイス層２８１とデバイス層２８２との間に、拡散防止膜２８３が挿入されている。拡散防止膜２８３は、界面準位の減少のために用いられる物質（例えば、水素）の拡散防止に適した素材で構成される膜とされる。
　なお、図１３では、第１の半導体基板と第２の半導体基板との間に拡散防止膜２８３が挿入されるように図示されているが、実際には、第１の半導体基板における界面と、第２の半導体基板における界面との間に拡散防止膜２８３が挿入されるようにすればよい。
　また、図１３においては、拡散防止膜２８３とデバイス層２８１との間に原子供給膜２８４が挿入されている。原子供給膜２８４は、例えば、ダングリングボンド終端原子として水素などを供給する。
　すなわち、デバイス層２８１および原子供給膜２８４によって能動素子層Ａが構成され、デバイス層２８２によって能動素子層Ｂが構成され、能動素子層Ａと能動素子層Ｂとの間に拡散防止膜２８３が挿入されるようにすればよい。
　このような構成とすることで、バイポーラ素子を有する能動素子層においてのみ、界面準位を減少させることができる。
　ところで、上述した実施の形態においては、拡散防止膜が、プラズマＣＶＤにより形成されたＳｉＮ（Ｐ－ＳｉＮと表記される）膜とされる場合の例について説明した。しかし、Ｐ－ＳｉＮ膜よりも、ＬＰ－ＣＶＤにより形成されたＳｉＮ（ＬＰ－ＳｉＮと表記される）膜の方が水素の拡散防止効果が高いことが知られている。
　ＬＰ－ＳｉＮを用いて形成された拡散防止膜は膜密度が高く、２.７ｇ/ｃｍ乃至３.５ｇ/ｃｍ程度となる。
　拡散防止膜としてＬＰ－ＳｉＮ膜を用いることができれば、画素部を有する能動素子層においてのみ、界面準位を減少させることができ、さらに、画素部を有しない能動素子層のダングリングボンド終端原子の濃度を低下させるという本技術の効果を、より高めることができる。
　しかしながら、ＬＰ－ＣＶＤでは、プラズマＣＶＤの場合と比較してより高温での成膜処理が行われることになる。例えば、プラズマＣＶＤの場合、約４００℃での成膜処理が行われるのに対して、ＬＰ－ＣＶＤでは６００℃を超える高温での成膜処理が行われることになる。
　６００℃を超える高温での成膜処理は、半導体基板上に、銅の薄膜などとして形成されるメタル配線に影響を与えてしまう。すなわち、高温により銅が拡散するなどしてデバイス特性が劣化してしまうことが懸念される。
　上述した実施の形態では、層間絶縁膜３９を介して複数層のメタル配線４０を形成して多層配線層４１を形成し、多層配線層４１上に保護膜４２を形成した後、保護膜４２上に、拡散防止膜９９ａを形成するものと説明した。拡散防止膜は、メタル配線が形成された後で成膜されるようにすることが望ましい。仮に、拡散防止膜を成膜した後でメタル配線を形成しようとすると、拡散防止膜に配線のための孔などを設けなければならず、このような孔を介して水素が拡散してしまうからである。
　一方で上述したように、ＬＰ－ＣＶＤでは高温での成膜処理が行われるため、メタル配線の形成に係る工程（ＢＥＯＬ：Back End Of Line）後に、拡散防止膜を成膜することができない。
　そこで、本技術では、拡散防止膜としてＬＰ－ＳｉＮを用いる場合、次のような工程により固体撮像装置を製造する。図１４乃至図１７は、拡散防止膜としてＬＰ－ＳｉＮを用いる場合の固体撮像装置の製造工程を説明する図である。この固体撮像装置は、半導体基板を積層して構成される。
　最初に、図１４に示されるように、能動素子層Ｂを構成する半導体基板であるデバイス層３０１を製造する。デバイス層３０１には、メタル配線を有する配線層３０１ａが既に形成されているものとする。なお、配線層３０１ａは、例えば、図６の多層配線層５５に対応する。
　その一方で、支持基板３０２上に高温膜３０３を成膜する。ここで、高温膜は、ＬＰ－ＳｉＮを用いた拡散防止膜を表すものとし、支持基板３０２は、例えば、メタル配線などが含まれない板状のシリコンとされる。上述したように、ＬＰ－ＳｉＮを用いた拡散防止膜は、ＬＰ－ＣＶＤによる高温での成膜処理により成膜されるが、支持基板３０２は、メタル配線などが含まれないため、高温で成膜しても何ら問題はない。
　高温膜３０３が成膜された支持基板３０２をダミー素子層と称することにする。
　次に、図１５に示されるように、能動素子層Ｂとダミー素子層とを貼り合わせる。貼り合わせは、例えば、上述したプラズマ接合、接着剤による接合などにより行われる。なお、プラズマ接合の場合、配線などに影響を与えない４００℃以下の低温プロセスで行われる。図１５では、配線層３０１ａと高温膜３０３との間が接合面となるように、能動素子層Ｂとダミー素子層が接合されている。
　その後、支持基板３０２を研磨して除去する。これにより図１６に示されるように、能動素子層Ｂ上に高温膜３０３が形成された状態となる。
　そして、図１７に示されるように、能動素子層Ａを高温膜３０３上に貼り合わせる。能動素子層Ａは、半導体基板であるデバイス層３０５により構成され、デバイス層３０５には、メタル配線を有する配線層３０５ａが既に形成されているものとする。なお、配線層３０５ａは、例えば、図５の多層配線層４１に対応する。
　図１７での貼り合わせも、例えば、上述したプラズマ接合、接着剤による接合などにより行われる。なお、プラズマ接合の場合、配線などに影響を与えない４００℃以下の低温プロセスで行われる。図１７では、配線層３０５ａと高温膜３０３との間が接合面となるように、能動素子層Ａと高温膜３０３が接合されている。
　なお、ここでは図示されていないが、原子供給膜も高温膜３０３とデバイス層３０１（またはデバイス層３０５）との間に挿入されているものとする。
　このようにすることで、メタル配線に影響を与えることなく、拡散防止膜としてＬＰ－ＳｉＮを用いることができる。これにより、画素部を有する能動素子層においてのみ、界面準位を減少させることができ、さらに、画素部を有しない能動素子層のダングリングボンド終端原子の濃度を低下させるという本技術の効果を、より高めることができる。
　また、拡散防止膜としてＰ－ＳｉＮを用いる場合、拡散防止能力を得るには５００ｎｍ乃至１５００ｎｍ程度の膜の厚さが必要となるが、拡散防止膜が厚いと、貫通接続孔の形成が難しくなる。拡散防止膜としてＬＰ－ＳｉＮを用いる場合、２０ｎｍ乃至１５０ｎｍ程度の膜の厚さがあれば拡散防止能力を得ることができるので、貫通接続孔の形成が容易となり、例えば、固体撮像装置の歩留まりが向上する。
　なお、図１７の例では、半導体基板を積層して構成される固体撮像装置において、拡散防止膜である高温膜３０３を挟んで、能動素子層Ａと能動素子層Ｂの配線層どうしが対向する構成について説明したが、これとは異なる態様で半導体基板が積層されるようにしてもよい。
　例えば、図１８に示されるように半導体基板が積層されて固体撮像装置が構成されるようにしてもよい。図１８の例では、拡散防止膜である高温膜３０３を挟んで、能動素子層Ｂの配線層３０１ａと能動素子層Ａの配線層３０５ａの反対側に位置する面が対向している。
　あるいはまた、図１９に示されるように半導体基板が積層されて固体撮像装置が構成されるようにしてもよい。図１９の例では、拡散防止膜である高温膜３０３を挟んで、能動素子層Ａの配線層３０１ａの反対側に位置する面と能動素子層Ｂの配線層３０５ａの反対側に位置する面が対向している。
　さらに、図１７乃至図１９では、２つの半導体基板が積層されて固体撮像装置が構成される例について説明したが、３つの半導体基板が積層されて固体撮像装置が構成されるようにしてもよい。
　例えば、図２０に示されるように３つの半導体基板が積層されて固体撮像装置が構成されるようにしてもよい。図２０の例では、能動素子層Ａと能動素子層Ｂに加えて、配線層３０７ａが形成されたデバイス層３０７から成る能動素子層Ｃが積層されている。ここでは、図１７に示した場合と同様に、能動素子層Ａと能動素子層Ｂが構成され、さらに、能動素子層Ｂの配線層３０１ａの反対側に位置する面と能動素子層Ｃの配線層３０７ａが対向するように貼り合わせられて構成されている。
　あるいはまた、図２１に示されるように、能動素子層Ｂと能動素子層Ｃの間にも高温膜が設けられるようにしてもよい。図２１の例では、拡散防止膜である高温膜３０３を挟んで、能動素子層Ａと能動素子層Ｂの配線層どうしが対向し、さらに、拡散防止膜である高温膜３０４を挟んで、能動素子層Ｂの配線層３０１ａの反対側に位置する面と能動素子層Ｃの配線層３０７ａが対向している。
　図１４乃至図２１では、本技術を固体撮像装置に適用するものとして説明したが、固体撮像装置以外のデバイスにも本技術を適用することができる。例えば、本技術を無線トランシーバなどのバイポーラデバイスに適用することも可能である。
　また、図１４乃至図２１を参照して上述した実施の形態においては、ＬＰ－ＣＶＤにより形成されたＬＰ－ＳｉＮにより高温膜が構成される例について説明したが、ＡＬＤ（Atomic Layer. Deposition）－ＣＶＤにより形成されたＳｉＮ（ＡＬＤ－ＳｉＮと表記される）により高温膜が構成されるようにしてもよい。
　さらに、本技術は、例えば、イメージセンサのような固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。
　図２２は、本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
　図２２のカメラ装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
　光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係る固体撮像装置を用いることができる。
　表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
　操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
　また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　第１の半導体基板と、
　前記第１の半導体基板により提供される機能とは異なる機能を提供する第２の半導体基板と、
　前記第１の半導体基板および前記第２の半導体基板の界面準位を減少させるために用いられるダングリングボンド終端原子の拡散を防止する拡散防止膜とを備え、
　少なくとも２枚の半導体基板が積層されて、各半導体基板が電気的に接続され、
　前記拡散防止膜が、前記第１の半導体基板の界面と、前記第２の半導体基板の界面との間に挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される
　半導体装置。
（２）
　前記第１の半導体基板の界面準位が前記第２の半導体基板の界面準位より少ない
　（１）に記載の半導体装置。
（３）
　前記第１の半導体基板と前記拡散防止膜との間に、前記ダングリングボンド終端原子を供給する原子供給膜がさらに挿入される
　（２）に記載の半導体装置。
（４）
　前記ダングリングボンド終端原子は水素であり、
　シリコン窒化物薄膜により構成される、前記第１の半導体基板内の絶縁薄膜を、前記原子供給膜として用いる
　（３）に記載の半導体装置。
（５）
　前記拡散防止膜と前記第２の半導体基板との間に、前記ダングリングボンド終端原子を吸蔵する原子吸蔵膜がさらに挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される
　（２）乃至（４）のいずれかに記載の半導体装置。
（６）
　前記ダングリングボンド終端原子は水素であり、
　チタンにより構成される、前記第２の半導体基板内の多層配線層、または取り出し電極を覆うバリアメタルを、前記原子吸蔵膜として用いる
　（５）に記載の半導体装置。
（７）
　固体撮像装置として構成され、
　前記第１の半導体基板に画素部が形成され、前記第２の半導体基板にロジック回路が形成される
　（２）乃至（６）のいずれかに記載の半導体装置。
（８）
　メモリ回路が形成される第３の半導体基板をさらに備え、
　前記第１の半導体基板と前記第３の半導体基板の間に前記第２の半導体基板が配置され、
　前記第２の半導体基板の界面と、前記第３の半導体基板の界面との間に、前記ダングリングボンド終端原子の拡散を防止する拡散防止膜がさらに挿入された状態で、前記第１の半導体基板乃至前記第３の半導体基板が積層される
　（７）に記載の半導体装置。
（９）
　前記拡散防止膜は、プラズマＣＶＤにより形成されたＳｉＮ膜とされる
　（１）に記載の半導体装置。
（１０）
　前記拡散防止膜が６００℃以上の成膜処理によって支持基板上に成膜され、
　前記支持基板上に成膜された前記拡散防止膜と前記第２の半導体基板とが接合され、前記支持基板が研磨されて除去され、
　前記第１の半導体基板の界面と前記第２の半導体基板の界面との間に前記拡散防止膜が挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される
　（１）に記載の半導体装置。
（１１）
　前記拡散防止膜は、ＬＰ－ＣＶＤにより形成されたＳｉＮ膜とされる
　（１０）に記載の半導体装置。
（１２）
　前記拡散防止膜の膜密度が２.７ｇ/ｃｍ乃至３.５ｇ/ｃｍとされる
　（１０）に記載の半導体装置。
（１３）
　前記拡散防止膜の厚さが１５０ｎｍ以下とされる
　（１０）に記載の半導体装置。
（１４）
　前記拡散防止膜は、ＡＬＤ－ＣＶＤにより形成されたＳｉＮ膜とされる
　（１０）に記載の半導体装置。
（１５）
　前記第１の半導体基板と前記第２の半導体基板の多層配線層どうしが対向して積層される
　（１）に記載の半導体装置。
（１６）
　前記第１の半導体基板と前記第２の半導体基板の多層配線層どうしが対向しないように積層される
　（１）に記載の半導体装置。
（１７）
　第１の半導体基板と、
　前記第１の半導体基板により提供される機能とは異なる機能を提供する第２の半導体基板と、
　前記第１の半導体基板および前記第２の半導体基板の界面準位を減少させるために用いられるダングリングボンド終端原子の拡散を防止する拡散防止膜とを備え、
　少なくとも２枚の半導体基板が積層されて、各半導体基板が電気的に接続され、
　前記拡散防止膜が、前記第１の半導体基板の界面と、前記第２の半導体基板の界面との間に挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される半導体装置を有する
　電子機器。
　１　固体撮像装置，　３１　第１の半導体基板，　４５　第２の半導体基板，　９９　拡散防止膜，２００　固体撮像装置，　２０１　デバイス層，　２０２　デバイス層，　２０３　拡散防止膜，　２０４　原子供給膜，　２２１　デバイス層，　２２２　デバイス層，　２２３　拡散防止膜，　２２４　原子供給膜，　２２５　原子吸蔵膜，　２４０　固体撮像装置，　２４１　デバイス層，　２４２　デバイス層，　２４３　デバイス層，　２４４　拡散防止膜，　２４５　原子供給膜，　２４６　拡散防止膜，　２４７　原子供給膜，　３０１　デバイス層，　３０１ａ　配線層，　３０２　支持基板，　３０３　高温膜，　３０４　高温膜，　３０５　デバイス層，　３０５ａ　配線層，　３０７　デバイス層，　３０７ａ　配線層

Claims (17)

  1. 　第１の半導体基板と、
    　前記第１の半導体基板により提供される機能とは異なる機能を提供する第２の半導体基板と、
    　前記第１の半導体基板および前記第２の半導体基板の界面準位を減少させるために用いられるダングリングボンド終端原子の拡散を防止する拡散防止膜とを備え、
    　少なくとも２枚の半導体基板が積層されて、各半導体基板が電気的に接続され、
    　前記拡散防止膜が、前記第１の半導体基板の界面と、前記第２の半導体基板の界面との間に挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される
    　半導体装置。
  2. 　前記第１の半導体基板の界面準位が前記第２の半導体基板の界面準位より少ない
    　請求項１に記載の半導体装置。
  3. 　前記第１の半導体基板と前記拡散防止膜との間に、前記ダングリングボンド終端原子を供給する原子供給膜がさらに挿入される
    　請求項２に記載の半導体装置。
  4. 　前記ダングリングボンド終端原子は水素であり、
    　シリコン窒化物薄膜により構成される、前記第１の半導体基板内の絶縁薄膜を、前記原子供給膜として用いる
    　請求項３に記載の半導体装置。
  5. 　前記拡散防止膜と前記第２の半導体基板との間に、前記ダングリングボンド終端原子を吸蔵する原子吸蔵膜がさらに挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される
    　請求項２に記載の半導体装置。
  6. 　前記ダングリングボンド終端原子は水素であり、
    　チタンにより構成される、前記第２の半導体基板内の多層配線層、または取り出し電極を覆うバリアメタルを、前記原子吸蔵膜として用いる
    　請求項５に記載の半導体装置。
  7. 　固体撮像装置として構成され、
    　前記第１の半導体基板に画素部が形成され、前記第２の半導体基板にロジック回路が形成される
    　請求項２に記載の半導体装置。
  8. 　メモリ回路が形成される第３の半導体基板をさらに備え、
    　前記第１の半導体基板と前記第３の半導体基板の間に前記第２の半導体基板が配置され、
    　前記第２の半導体基板の界面と、前記第３の半導体基板の界面との間に、前記ダングリングボンド終端原子の拡散を防止する拡散防止膜がさらに挿入された状態で、前記第１の半導体基板乃至前記第３の半導体基板が積層される
    　請求項７に記載の半導体装置。
  9. 　前記拡散防止膜は、プラズマＣＶＤにより形成されたＳｉＮ膜とされる
    　請求項１に記載の半導体装置。
  10. 　前記拡散防止膜が６００℃以上の成膜処理によって支持基板上に成膜され、
    　前記支持基板上に成膜された前記拡散防止膜と前記第２の半導体基板とが接合され、前記支持基板が研磨されて除去され、
    　前記第１の半導体基板の界面と前記第２の半導体基板の界面との間に前記拡散防止膜が挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される
    　請求項１に記載の半導体装置。
  11. 　前記拡散防止膜は、ＬＰ－ＣＶＤにより形成されたＳｉＮ膜とされる
    　請求項１０に記載の半導体装置。
  12. 　前記拡散防止膜の膜密度が２.７ｇ/ｃｍ乃至３.５ｇ/ｃｍとされる
    　請求項１０に記載の半導体装置。
  13. 　前記拡散防止膜の厚さが１５０ｎｍ以下とされる
    　請求項１０に記載の半導体装置。
  14. 　前記拡散防止膜は、ＡＬＤ－ＣＶＤにより形成されたＳｉＮ膜とされる
    　請求項１０に記載の半導体装置。
  15. 　前記第１の半導体基板と前記第２の半導体基板の多層配線層どうしが対向して積層される
    　請求項１に記載の半導体装置。
  16. 　前記第１の半導体基板と前記第２の半導体基板の多層配線層どうしが対向しないように積層される
    　請求項１に記載の半導体装置。
  17. 　第１の半導体基板と、
    　前記第１の半導体基板により提供される機能とは異なる機能を提供する第２の半導体基板と、
    　前記第１の半導体基板および前記第２の半導体基板の界面準位を減少させるために用いられるダングリングボンド終端原子の拡散を防止する拡散防止膜とを備え、
    　少なくとも２枚の半導体基板が積層されて、各半導体基板が電気的に接続され、
    　前記拡散防止膜が、前記第１の半導体基板の界面と、前記第２の半導体基板の界面との間に挿入された状態で、前記第１の半導体基板と前記第２の半導体基板が積層される半導体装置を有する
    　電子機器。
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